关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？

weibo1988821

你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

* V$ U) r0 I  P2 o. y数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

$ |, N" b  a1 ^" @9 S数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

. s; D: e: }0 F" N, e数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

weibo1988821

378087736 发表于 2015-5-15 11:34
数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了 ...

DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可

叶子wy

weibo1988821 发表于 2015-5-15 15:19
5 g" V$ B/ f& n# Q/ ~7 C2 ~DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可 ...

你好，”接收数组放在L2区“语句怎样实现？

zhuma

l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置是怎么样弄得，我研究了创龙给的事例程序，感觉没有在里面找到关于这几个信号的配置信息，楼主能不能指点一下？

Lewis

CLOCK需要配置频率，START和ENABLE配置使能或者禁用，还有极性

378087736

zhuma 发表于 2015-9-11 09:54
- _& s( w. i( f9 B: u9 w% a1 Dl楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

* O, P! t% J8 f/ f* ^# n; o寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
! R1 h( `4 c, ]static void UPPInit(void)
+ O" y6 A$ P5 A4 M; a$ z8 O{
0 {4 T8 m4 j+ M5 V+ I# @; {    unsigned int temp_reg = 0;

+ ^9 ?: q) P! q# Q    // Channel B params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
- d: R# [1 _8 B    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
6 S" F& d" b" j% G5 ^* j* R) a    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
' J* X+ i4 H; V1 s2 x' Y    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate
4 q) I* {+ _9 i! j# D& x1 U7 X
    // Channel A params
( a+ S) ^1 j( i+ K  N7 K    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
9 U" s8 u$ {+ O& f$ J  y% P1 z    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate

9 E& a1 @. m' X    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
  J8 _, ]( F" A3 M! D. @6 O; z    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive

( Q) N$ v: L' p- G6 U' B    upp_reg_hdl->UPCTL = temp_reg;
6 D, {" B+ {- o0 A
    temp_reg = 0;   
; M6 [3 B; t5 _! ?
    // Channel A params
* C  c" L5 A7 ?+ \+ B    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable
8 f# I# j# o. X) |$ ~3 \0 G
% a. G( c: c$ {# B. t8 ?! E$ {    // Channel B params
2 I* ^' u$ s( [7 [    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
/ x5 |1 }3 [$ n: @6 X6 `* g    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable

    upp_reg_hdl->UPICR = temp_reg;

5 B+ s5 W2 I- Z- E( C* k9 M6 P4 b" A    //temp_reg = 0;

, k- _% g8 n& X( ^    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value

2 q) Z5 I# D2 \0 K9 I4 E    //upp_reg_hdl->UPIVR = temp_reg;
5 H* |* z" F* A& @# D. h6 R
6 F& ^  q/ E  T$ m2 k' a    //temp_reg = 0;
+ q: S/ D1 B- p
    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
    //upp_reg_hdl->UPTCR = temp_reg;
% g) Y3 u2 B6 F
0 Y* X7 c+ Y' N, D, }" d& O0 k    //temp_reg = 0;
    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
    //upp_reg_hdl->UPDLB = temp_reg;

}