关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？
+ T! p3 c" u; B8 |5 D2 g7 I

weibo1988821

你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

8 J) P/ M; f- \/ t数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
" j& m- L3 f  n( J0 i7 A5 F" I你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

1 s# E( S% a. v7 Z* d% o8 C数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

weibo1988821

378087736 发表于 2015-5-15 11:34
数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了 ...

1 w0 u# ?7 o2 r) t% j0 G+ tDDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可

叶子wy

weibo1988821 发表于 2015-5-15 15:19
/ N" K) w; \5 _3 B7 i6 YDDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可 ...

( s% S' r' L1 C9 Y& x8 {7 a你好，”接收数组放在L2区“语句怎样实现？

zhuma

l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置是怎么样弄得，我研究了创龙给的事例程序，感觉没有在里面找到关于这几个信号的配置信息，楼主能不能指点一下？

Lewis

CLOCK需要配置频率，START和ENABLE配置使能或者禁用，还有极性

378087736

zhuma 发表于 2015-9-11 09:54
l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

0 @1 j6 `& W: h寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
static void UPPInit(void)
{
0 _8 \" j' P; j. w  c! {8 a( i    unsigned int temp_reg = 0;
' l9 Y, ]' ^! X& g( _9 P$ `. r3 m
    // Channel B params
" ?$ W. g. O$ o! f    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
' l! ]+ N, `# a5 }5 ^    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
6 ~& J' k! J$ t: P    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate

* j/ ^, Y& D2 d& U, D    // Channel A params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
4 ~* E+ R* l6 `7 T    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate
! J, o, l1 \* z6 b* Z3 h- W9 |# O( P
! ~5 @. p# x# Z9 T    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
* \  U& M: N, |1 u2 H    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive
% F! i2 x  i4 }  D8 J* A) T( A
4 V, s, m. c$ ~9 v    upp_reg_hdl->UPCTL = temp_reg;
# D+ K( z5 }. @: s) i! K( F
    temp_reg = 0;   

    // Channel A params
    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
2 W3 M* z& B$ l. b- a; G1 d    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
0 B% L: v1 l3 C) q! U0 Y1 Q/ K* Z    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable
+ [; t! e2 @! c( A
    // Channel B params
7 o8 r9 y$ B, D  x: S    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
8 \5 m8 u6 Z. T. I    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
4 k# R, T8 V& ?* V$ [4 h" V    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable

, W$ a( o" _2 o1 ?; c    upp_reg_hdl->UPICR = temp_reg;

5 }$ ]# d/ k! K+ O0 J    //temp_reg = 0;
! T: O% v8 t. d5 ?: Z
% O$ T: F8 C6 V6 Z    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value
- w/ |$ X7 g* P& j. y+ U$ e1 k1 E
    //upp_reg_hdl->UPIVR = temp_reg;

    //temp_reg = 0;

- f, C* A7 `- C    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
    //upp_reg_hdl->UPTCR = temp_reg;

    //temp_reg = 0;
    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
) |$ G& S3 Z& F1 |9 w5 X    //upp_reg_hdl->UPDLB = temp_reg;

( t. f' S& c  E}