FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
2 L& a& o) V( m3 b' x3 ~

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
% z- {% C& ]8 Q8 |: R- ?
3 u) A* {, U) ?

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

% y* X7 c6 A7 d/ p5 qEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

7 O0 ]9 f7 T; m5 Z, p- l1 v) ?+ h

Lewis 发表于 2015-4-17 10:10
8 q5 T3 o( o# {EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   7 E8 w  q. W* j' g( T
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   ; o5 R8 U6 n0 t; f8 n
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    ' s# N5 }2 t% V* [
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    + \" W8 y6 n, p6 I2 ]! o
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    3 a0 v  J8 y2 T. Z. O
18. wire emif_clk;
    ! ^) a6 f1 }" {; b
19. reg emifa_cs2_reg;      
    & K) `0 v' U4 k4 T3 d- v2 u/ M
20. reg emifa_rnw_reg;     
    6 |; r7 o& u, k9 U
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    2 t  c: t9 o3 K
28. 
    " f  }5 S0 T0 i& G9 \$ j% t. m
29. //元件例化
    4 h* e4 D1 p# I: j
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    2 o7 ?5 R4 ?* U
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    % i) d2 ~; ?' P) C) G1 Q& Y7 s- ]6 h
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    - n3 g5 o& l+ I: c* _
39.                 emifa_addr_reg      <= emifa_addr;
    ' }! Z2 `2 u3 [5 d6 B
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    7 M1 V2 d( y) ]+ I9 J; a$ o2 B( ~
45. 
    
46. /****************Dual Port RAM****************/
    6 _( B2 d9 p. F3 k) u% ?
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    2 [+ W# c% L; Z3 \& L" y
49. reg  dpram_wea;         
    / d; g1 `) P% M: A- x1 q
50. reg  [15:0]dpram_dina;      
    $ J" c; i. ]- X+ h9 k
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    2 c" }/ a$ c3 x" u7 c9 v5 R$ K2 Z* K
53. reg  [14:0]dpram_addrb;      
    6 J! r+ F  Q$ Z0 U
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    * n8 ^9 ~, h+ d* Z7 \% K- F
56. wire [15:0]dpram_doutb;
    ( M) f8 ?! G, t$ e/ S
57.    
    & @% ]* B3 b2 |3 ^
58. //元件例化
    
59. dpram dpram_unit(
    ' E& c. {2 ^# k; h
60.   .clka(emif_clk), // input clka
    - s8 f4 c$ p3 o9 t3 H& d5 H
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    " p& F( i/ m3 U3 w* h8 Z- z
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    8 K, ~4 W: \/ m
67.   .web(dpram_web), // input [0 : 0] web
    6 F+ S7 r' K! M
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    1 z9 l; p& Z+ Y  V6 ?) |
71. 
    
72. always@(emif_clk)begin
    , u# v$ o2 X% N2 ^
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    ' q) {$ d/ [/ s: _2 w
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    8 X8 W4 q; L# {( e( q
77. assign dpram_web = 1'b1;
    
78. 
    8 ?8 v  f: F, U+ a
79. always@( clk )
    
80. begin
    & s! i7 i8 D2 ^+ g) A
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    5 W* G+ z3 X, z- {' k
84. 
    3 U3 O4 X6 r+ U/ l$ }# ]; p
85. endmodule
    ! ?- X; x/ I0 Z+ h' k
86. 
    / F& C6 g9 v& n* }: {( n& a% A

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
+ D8 a# F+ @$ [0 j; t代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
) E% s- q# H; A: k; u- p然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
* h5 `5 X; g' B
/ ^% g+ p! a$ Q9 @; M, \$ T7 G5 _( N

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
1 w0 y  x) }# W" e                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

! E& u& W( q: O0 z& N还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？