FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

9 s/ D2 K4 Y/ ]; n: q邮箱：604285180@qq.com
- b) M9 H: X' c2 V5 X+ l6 p* S- p

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
/ W  R) J! H, a2 v) X2 o: {
. d. P) u0 i' f! J2 q

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   ) a9 K, F' K* J& S* L) ^6 H; n
2. module emif_test
   2 T5 j4 a7 j" u" ]& B1 K* G
3. (     
   2 ^9 K: n0 ?8 U, k  F5 b1 K! ^  d
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   + \' x9 J5 ^  r, }
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   1 f* h. P5 J" h! {; w( [! A+ k2 I) R
9.         inout    emifa_wait0,    //等待输入引脚      
   4 u" M( V5 y2 @1 o% X0 c& ~
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    * M' T# c' t. f' y2 x( N3 ^5 g, @
13.         output    [15:0]emifa_data   // EMIF 数据总线
    ( Y; l' H. W9 e) y. x( |+ o
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    " o7 |$ x* G/ }
17. //信号声明
    9 B# _5 M6 `. B0 W5 a9 Y
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    ; V, w0 {4 ^% I+ z/ u
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    ' j1 U2 K! n8 L! w; J3 u. T
22. reg emifa_we_n_reg;   
    : r- e% S8 M- S, I! f
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    2 G( H+ U( u0 A+ K' [8 c' J
27. reg [15:0] emifa_data_reg;
    
28. 
    
29. //元件例化
    $ B, M' M$ G( i. ]6 H
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    : a4 q  y. \3 p+ |0 b/ f7 q5 ]% G  [
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    9 h. R# B; y4 E' ?; @1 d! W: I
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    * @: j7 B& W+ w( N
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    8 \! h- ^& l% L
45. 
    0 `. \4 [  j; b8 U1 q8 R" ]3 A0 V8 w
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    2 F; ~# l  M: ^+ L
49. reg  dpram_wea;         
    ' Q7 l# {7 X2 @4 ]% e
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    8 n- v8 I9 p  X  Q2 J
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    3 X8 d4 N0 c+ T8 C5 h6 I- |4 `1 C
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    
57.    
    
58. //元件例化
    
59. dpram dpram_unit(
    , h2 O; v" j! Z5 d
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    " K6 _& R- }0 }) C. N; ?4 q4 B8 A
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    " B% b  x: _4 Z  }) X# r
64.   .douta(dpram_douta), // output [15 : 0] douta
    ( |; A& ~( P( N  z; k& `
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    - @  ]* Y" H3 A( E, c" ^+ ]: H4 b4 i
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    6 g! H7 s; w; q' @
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    " C' ^/ @. N9 Z
72. always@(emif_clk)begin
    ) g1 m  u3 ~& G: K- @" W
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    0 k" m" L) l4 E) \6 F
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    8 ?/ C9 }( Z: ]3 O3 ~
83. end
    
84. 
    
85. endmodule
    ! U- [7 A: t: [# j6 b
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
- W8 |( W' R) H" u  g代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
8 |( H% P/ a  J5 \然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

8 e4 N" A; ?+ @) w. ~. \

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
. M! |8 v- }  d! V0 \ ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
; |5 z0 G7 y# p, c6 C/ `% a6 A0 O调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
" r" W' i3 Q9 b- ^7 P- T4 r                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
9 a7 W5 G- k, FEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

* ~$ Z0 K% N: @还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？