FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
( i) \* z) K. B+ Q

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

  x1 ?# X( s+ @7 K

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

4 d8 r8 g! D8 _EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

: L& E5 o) @) V2 T3 o

Lewis 发表于 2015-4-17 10:10
1 p$ q( [- F' g3 R0 y* w7 XEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   2 h/ M% c, |2 E; J1 e$ p
2. module emif_test
   1 h+ g( X: c3 U# ]7 I
3. (     
   9 p; q! ?* r9 F+ j
4.    input clk,
   : \) L4 T4 s: d+ X# j4 e  [
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   / N# u0 Z: c' [6 l1 }. f2 |, u
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    + R" t  L2 J0 f# z
18. wire emif_clk;
    3 o6 @4 ]; C7 ], I# q8 M& m
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    ) P2 @# g5 D/ B0 ~! L/ L
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    - m% |1 ?7 u( s% N9 _
24. reg emifa_wait1_reg;  
    7 `$ [1 a8 W+ Z/ m, V" v
25. reg emifa_ba1_reg;     
    ' H; T" @7 e+ \
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    6 {* n9 i3 |% O9 \* k
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    ( O5 D1 U9 ?) T2 Q( ^+ u' a
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    - a" y8 r1 y. Q/ W2 J& A; b
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    ) l) B0 V! C. T8 n' ^
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    7 G* H% u) C2 Q( m
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
    * m/ L6 a% u% H7 d
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    ; l* ^( a2 I: m- B2 G/ x
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
      d) t# ^% C  `
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    1 D. m1 {, @* |% D% H0 T/ {
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    $ X4 R' H* e' ]" @8 `) e
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    3 W* ^; c5 N# C' O' V! X1 q5 C3 ?
57.    
    $ ~- o, b' v$ n, a; S
58. //元件例化
    9 ^6 J/ B# p% w& e
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    . t6 n; _0 `% \' M. t, R2 f
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    5 G, E9 J; s' Z% N& _
64.   .douta(dpram_douta), // output [15 : 0] douta
      c! D6 r( X. ?+ L& J
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    0 ~- X: I  {/ A+ p) _) F  y
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    2 _. a9 r- @4 W* V/ w" q
71. 
    2 L+ J: d6 ~5 M$ R. m
72. always@(emif_clk)begin
    5 ?/ h0 }6 \4 B% V% G
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    ! d! ^* K* {/ `! p9 z
75.                 dpram_dina            <= emifa_data_reg;
    / F$ C4 R, r" u6 p: b
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    $ J7 j* `5 P8 W: i0 _
79. always@( clk )
    8 [! L) v% @% k$ S7 g, M; u+ O
80. begin
    
81.         dpram_addrb  <= 100;
    2 E% f0 j$ B" x) a( I
82.         dpram_dinb   <= 16'd2048;
    5 z' b3 {' z. p3 Z
83. end
    
84. 
    
85. endmodule
    ) N! D0 x! r, f: d. v$ N0 o
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
5 ]/ n' U: y5 r* ?) Y$ c3 f. x这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
6 t" l! w4 a( J7 }; r) {  }代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
2 g, M; x4 i1 T' F3 B  s4 ?然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

* B: Y9 Z: d2 R) W9 J

水瓶

Lewis 发表于 2015-4-17 10:10
6 |3 B+ t* P; p" k/ s4 v5 L$ t) p& {EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？