FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

! l$ u2 W' n% x6 |2 J邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

7 k: p7 k& c! p+ T

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
' k' \: \# K! G还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

5 f/ h- c7 L% n+ k' C; TFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

/ ^- I+ h+ V  G0 y' WEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
; v0 L5 g3 Z2 w% M

水瓶

9 k3 W- d# b5 m; |' C

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
7 v# _8 Y% b' F% U ...

1. `timescale 1ns / 1ps
     w+ V; U: W( A: k. y1 Z
2. module emif_test
   
3. (     
     R$ S9 T7 {6 F2 R' g1 D/ W2 I
4.    input clk,
   2 X. U& K# ]: p5 o- f
5.         input    emifa_clk,    // 时钟                        
   5 `9 |- M( U9 A+ f
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   ) K% \! s2 @8 q8 @
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   - d; I: m) j: M8 z* S9 x
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    ! t& d9 J; y  v/ u9 E1 u( }
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    2 c! g( {% J( |- u6 F
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    4 K7 A* ]9 R$ o7 m. Q! e- L9 V- ~
15.         
    
16. /****************EMIF Interface****************/        
    / J6 Z2 p+ M0 C* l7 g2 O  V4 N; W. N
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    , H/ w+ ?& v, D
20. reg emifa_rnw_reg;     
    5 |* a" E$ [6 ]) A, E! q0 t7 ~
21. reg emifa_oe_n_reg;   
    ) t3 }7 D# `2 j
22. reg emifa_we_n_reg;   
    9 Y4 A! M- y3 E* e
23. reg emifa_wait0_reg;   
    + V1 o7 z. `# i( P# A  Q
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    + _% |& `6 Y# _; v! @2 R% e
27. reg [15:0] emifa_data_reg;
    : a' t1 Q- I: V) D' U: x& P
28. 
    
29. //元件例化
    - K1 z- [4 h+ X3 d* [5 t. s
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    * Z/ Y( w1 O- R
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    2 q3 L/ k2 L+ Y; F3 c' F* {
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    % n" X' d2 j6 G- z$ |
42. 
    % j  S0 j5 t) I  S
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    2 Y( T. H1 [7 o# j' ~7 T/ t% ^# S, l
44. assign emifa_data = dpram_douta;
    
45. 
    * X* u. R( Z0 Q' x7 i$ L
46. /****************Dual Port RAM****************/
    
47. //PORTA
    ) Q: `, p# M2 c) p
48. reg  [14:0]dpram_addra;      
    ! B5 s5 i# ?! s: n! J, e2 f: e3 k
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    0 ^* g7 _; B. d. ]1 U+ b
52. //PORTB
    5 ~2 ~/ g) h  J% M% f! Z7 z, Q! u
53. reg  [14:0]dpram_addrb;      
    6 ^  N% Z3 u2 `3 p
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    8 C4 x( d: u! \6 R* e
56. wire [15:0]dpram_doutb;
    1 @1 Q, n: L$ d3 x: ~: r3 P
57.    
    $ ]; i6 c4 \. X( i# U2 T
58. //元件例化
    
59. dpram dpram_unit(
      w9 y9 B# I: @* q1 U: t" q
60.   .clka(emif_clk), // input clka
    ! L! n1 O" T4 N9 R) L' Y4 u
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    ' L) {3 d& S! K! |4 Z) a
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    7 Y) v: |7 @! B$ ^: t$ N
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    ( B5 }9 U* V% P' A8 f. D
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    0 y8 d% @0 l  T
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    # q$ T2 c) o! A
78. 
    
79. always@( clk )
    
80. begin
    
81.         dpram_addrb  <= 100;
    # D% y  J2 b/ t' t8 T8 ^" f5 h) Q3 ?
82.         dpram_dinb   <= 16'd2048;
    + I) S- Y. @$ u8 C
83. end
    + K& g* `& }) u( A7 t0 V$ f
84. 
    $ _- e3 h0 s  ^1 @
85. endmodule
    
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
" }4 g, P. H9 n( e0 g这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
. k# h3 P' h$ h/ h

水瓶

Lewis 发表于 2015-4-17 10:10
0 m' U4 g5 W6 OEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
8 m/ U$ t5 d' g' hEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
4 t% s* i3 S/ j3 A ...

7 s1 ~0 Z! Z6 k" I2 E* ]% G) g还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？