FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

* C+ g" U# ^5 u8 |邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
5 A9 O4 L) L# M+ [5 w4 U' a

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

2 u5 A  M) v6 B3 _( I; ?EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

" u6 W# _; y: P  I1 `

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
3 v6 Q; z, ]# o1 B/ Z ...

1. `timescale 1ns / 1ps
   
2. module emif_test
   2 u6 p% \& G1 f! j3 Y5 S) Z
3. (     
   2 R3 C& B; m# @  k7 ?1 \: j
4.    input clk,
   ) a% m7 O' N: |$ g+ c
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   $ D# V$ x2 B' r4 M+ F9 t
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   . t% L' j% K5 R3 A
9.         inout    emifa_wait0,    //等待输入引脚      
   ! U5 D5 o8 L# e+ Z2 Q6 Z( e. \( ^) M
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
      K* T# F: m8 m$ l3 I4 l, z
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    * i7 L1 o$ c4 B, w( P, b
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    4 \. z) {% h1 l' }
21. reg emifa_oe_n_reg;   
    3 c- p: w" f: @  ^
22. reg emifa_we_n_reg;   
    $ z4 B. V  f; c2 h/ ^
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    : `1 j& M, K" M, ^$ o
25. reg emifa_ba1_reg;     
    $ t2 U& i& Z9 W
26. reg [13:0] emifa_addr_reg;      
    # \: }; S  Y+ S. W8 n2 A
27. reg [15:0] emifa_data_reg;
    
28. 
    
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    : k4 y' e4 N8 U( U, Z4 k$ k) C
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    4 Z+ U% T) h3 x) R/ g
33.                 emifa_cs2_reg       <= emifa_cs2;
    1 S- P; g( p) F
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    # F+ Z) T6 {+ }. L1 [4 e" q
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    8 o9 e, k; b# v) ?% E: G3 ^
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    ; c6 b# X- V; {8 p' k
41. end
    & `. G- |/ Y- q6 U" w
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    : a  f" V) n, r4 W
44. assign emifa_data = dpram_douta;
    
45. 
    9 H9 ?  w: q* J* }, r( ], I/ O
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    : Z  R  x, ~  b" E6 [7 ]8 X1 m
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    * F7 s) l/ ^0 X  U+ ^9 [
52. //PORTB
    + o/ F2 e# W* A) }0 b% _3 f
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    * i: X% s$ L' U/ Y5 [
55. reg  [15:0]dpram_dinb;
    $ J8 L5 U) {8 B4 \6 M' p
56. wire [15:0]dpram_doutb;
    
57.    
    , @7 n1 d9 K0 i4 y
58. //元件例化
    6 m' u8 l1 q! u, b5 v( [1 P* \
59. dpram dpram_unit(
    1 C, _+ I- {  y, [3 I3 C
60.   .clka(emif_clk), // input clka
    0 s( `1 }5 t5 E' b% j6 V
61.   .wea(dpram_wea), // input [0 : 0] wea
    , n5 s7 M) E) x# L1 d
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    . Y# ?+ X+ u  J/ M
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    ! E8 _; q0 c* D" H" `
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    ; {: ~. H- X: S% f9 B
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    9 v6 d8 }$ a6 m
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    - O/ g' Y! e: R8 w
75.                 dpram_dina            <= emifa_data_reg;
    ( C/ d! X; _$ ?9 }) t2 N1 Y
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    . ~! ^2 @' k+ y& k1 }
79. always@( clk )
    
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    + i9 n$ n, G& w9 n
85. endmodule
    
86. 
    2 r6 w: `: B1 P+ |) u$ \

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
# O# I7 G% z4 X  g( [+ N/ x这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
/ ]7 G8 x6 p/ f  J5 G; _5 e# z代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
8 Y, T: K+ `5 u# i. D. H
1 X/ {; T; L, D

水瓶

Lewis 发表于 2015-4-17 10:10
  f6 p* C3 e' C2 z' aEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1 f6 \# j9 |; ~我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
" v6 Q  a5 [0 Q1 Z1 l调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
5 L7 V0 h. S( }! D) q( Z                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1 z8 p. a3 m5 k' o6 V9 @还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？