FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
- D1 I9 \9 P$ X9 a. H; x

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

# Q2 f6 m2 z& e  @# R# ZEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
3 r; b& e/ d/ w& Q

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   % d' W9 p" R7 S, n) N
3. (     
   ' p% U( H  g/ X( ~& V% ^3 J
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   1 T8 N1 z% k% F. f
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   7 A1 O/ i9 h: H) K1 U* M
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   0 Q9 @/ |) u; b' E7 |
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   : ^5 S- F% u/ L# v. [$ |9 M
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    
15.         
    % T. ?: D) a! E: k' Q% u
16. /****************EMIF Interface****************/        
    . J5 M7 m2 p$ y! s1 a0 ^6 a
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    ) X2 F- A0 W( H  r% q
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    ! V1 v) `/ q  R
28. 
    
29. //元件例化
    / b4 y6 a4 M) Y- y
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    4 j" ~6 w: ?- Q  i* u
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    - g' i- h% m1 k. t4 _
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    ! a/ M* C" t/ M1 r* n
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    * Z; F: K1 W% E% k) K& U
42. 
    - D- Y3 x! k' n4 l  p1 g# `
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    0 P1 k3 f  c/ F+ n
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    % D: \- Y9 @7 S) _
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    : P2 v: `& ~* w. m$ c7 \
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    0 S9 |. J6 P* |
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    7 q. q3 x; c: n9 Z" P: Q0 h
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    
57.    
    
58. //元件例化
    7 n7 H8 g  ?3 G) S& p
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    8 f- b4 u; Q( d2 Y* O" e3 a$ k9 m
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    , h: z' n' ]2 [+ f1 q) N2 d  q  f
64.   .douta(dpram_douta), // output [15 : 0] douta
    / Z* y. V3 O) M7 K
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    1 V; U3 u5 s" [# z: |/ E" f* ]
67.   .web(dpram_web), // input [0 : 0] web
    ; J; ~$ }- t1 j/ q  j  D7 _
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    ! k, q& d: N3 w6 H
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    . Z% n/ Y5 c2 N7 |
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    . @4 g& X* s* A  ^
72. always@(emif_clk)begin
    8 O# x( w0 {, H, a9 I+ k) k, W
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    , O* U4 k9 e( b7 s/ t
76. end
    9 W2 d7 g* I" O. D0 D
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    4 z. m- v% J$ O2 u9 b
80. begin
    5 J) X6 f' O) g& M( u1 \
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    / j' x9 g% ~2 n1 t  a  t  b
83. end
    : b6 @. \' f0 d4 j
84. 
    
85. endmodule
      T: z# W+ r5 l, L
86. 
    " t# V0 z$ T, n: c

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
" }# S/ b$ }" k- J. c# }6 m3 d然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
0 K, Q& w' x1 H, t+ M

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

  a- L! u! r" S我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
8 `% U! r5 K" o8 ZEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？