FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

, `% t6 Z% a) d" D邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

1 H4 I) [* e; @/ t

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

- z  T1 N% ~$ mFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
- Z$ B( h, S1 r  r0 R% v/ \9 O  {

水瓶

$ L" k% @& Y% l

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   ( R- n4 W+ J3 z* }
2. module emif_test
   2 k" ^% c$ O% i0 E9 ]) P
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   : q# h& v" i0 _  i- U
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   ) d3 Y' t" }. N+ D4 P
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   " q2 n% `  L+ X  ~! h
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    " T4 Y' G0 ?! B2 \( G
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    1 N; q, K" b+ M% N9 [' D+ T
13.         output    [15:0]emifa_data   // EMIF 数据总线
    , W8 y' q) K9 m3 Y+ T4 {. \8 t
14. );
    ! G% Y2 |5 S2 K; c9 \3 u) A
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    $ L: z3 w' H- W
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    * K* ?+ j9 S% x# B! J: V
22. reg emifa_we_n_reg;   
    " m/ ^* I% k- H) m/ R3 o1 @
23. reg emifa_wait0_reg;   
    $ J$ @3 u. V/ w+ a
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    ; S3 ~& x0 o6 H8 @- w
27. reg [15:0] emifa_data_reg;
    
28. 
    
29. //元件例化
    3 W" C+ Z- a6 ?8 s- O% e
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    - l5 Q# M0 g2 q6 }# ^. T
31. //寄存器赋值
    . ]. U5 h7 x& T8 v3 u( \: g$ L
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    . N: x+ I! i. S# S; `1 J6 a' A
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    / r0 T5 r4 {2 ]5 A$ q3 z( R
35.                 emifa_we_n_reg      <= emifa_we_n;
    $ s* j& x1 ?& D* M6 p. ~4 S3 B6 p
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    ) j" `: ]2 r# k7 j* x
45. 
    $ i! |( [- {% o( z, k' a* H
46. /****************Dual Port RAM****************/
    
47. //PORTA
    ) B6 ]4 u2 u, Q7 m) l8 m0 L
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    + }) j" D9 T) Y2 T/ E8 ^$ g
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    & G* e* F+ o7 D
54. wire  dpram_web;
    - S- S% z+ F4 ~8 V( c  f( Y
55. reg  [15:0]dpram_dinb;
    1 F& ?7 ^  P" M* S7 o
56. wire [15:0]dpram_doutb;
      x# E7 ~$ }- J' C% x
57.    
    % N9 p6 m2 t  v
58. //元件例化
    
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    5 b* n( @! `" ^2 ]+ r
61.   .wea(dpram_wea), // input [0 : 0] wea
    / m7 y, E; @1 p9 \) q: T! J4 b
62.   .addra(dpram_addra), // input [14 : 0] addra
    * u7 m: a0 R8 m  _
63.   .dina(dpram_dina), // input [15 : 0] dina
    " f3 `- l5 N8 i3 t0 N
64.   .douta(dpram_douta), // output [15 : 0] douta
    , Z  V) ?; ^. t3 o
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    2 \! i' f7 g2 h/ S, C: x# X
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    8 w. x5 c( c# c, F) k
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    4 d' }/ x; b' E+ e0 Z
71. 
    ! Z/ L$ t$ h6 j5 k8 K2 @$ o% p
72. always@(emif_clk)begin
    5 R- p% W0 C& ]( {
73.                 dpram_wea             <= 0;
    % i$ E+ O7 g  g& n
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    . t1 ^2 ^& L/ Z- g" E: Z, @! D, i
80. begin
    
81.         dpram_addrb  <= 100;
    5 t- p& B3 N4 Y7 _7 Y5 Z2 O( o
82.         dpram_dinb   <= 16'd2048;
    + ?9 \* ]' F& E, v
83. end
    
84. 
    2 S  v9 K; o0 \/ M* }
85. endmodule
    . {- J. ?& a1 @
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
2 t7 p3 I! [9 f) i/ F8 h; g* d9 I  y代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
  ~" `- z2 ?+ H" H! O2 f% s) m* I( j3 g! P

水瓶

Lewis 发表于 2015-4-17 10:10
% Z; t0 W) u* Q1 M8 |. UEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
! j, l& ~% x+ R. J. u9 A ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
: m1 f# P+ X* s( AEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
8 k: s. r- w, x" i# ` ...

0 X" B- E9 A- z2 a2 F; }$ ]还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？