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FPGA与DSP通信问题。

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发表于 2015-4-15 15:06:31 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
1、  我现在要实现的基本功能是:一组数据给FPGA端的双口RAM,然后DSP通过EMIF读出。不需要DSP再FPGA写入数据,如何更改贵公司的例程?我的更改是:DSP端注释掉写入FPGA部分,直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0,不是直接在双口RAM中初始化的数据。请问问题出在哪里了?还望版主大侠指导。

- Z/ R* `: ]. Y2 c* {5 p( N邮箱:604285180@qq.com
% L% t; T: j- N( O' H: ^

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沙发
发表于 2015-4-16 09:51:44 | 只看该作者
只需要把(下图中)向FPGA写数据的部分注释掉就行,其他地方都不需要修改。% q9 k( L% T4 o, f; ]
' Q& i( A3 Q+ G8 t9 f* y0 {/ Y

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板凳
发表于 2015-4-16 09:55:21 | 只看该作者
还要注意数据在FPGA存储的地址,跟dsp读的地址要对应
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地板
 楼主| 发表于 2015-4-16 22:14:25 | 只看该作者
Lewis 发表于 2015-4-16 09:55
2 I6 E  ~0 k" c. o2 X0 w4 M5 y! ^- f还要注意数据在FPGA存储的地址,跟dsp读的地址要对应

8 A) ~6 x4 L  Y3 ^! b% i, IFPGA端RAM的地址是从0开始的,DSP端地址是0x6000 0000的地址去读,请问如何映射地址?
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发表于 2015-4-17 10:10:29 | 只看该作者

# a! e" s4 x6 `EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
* g( W  m$ d. ]( V4 t6 N

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 楼主| 发表于 2015-4-20 17:17:38 | 只看该作者
本帖最后由 水瓶 于 2015-4-20 17:24 编辑
# A- L0 R8 M' A" ]( r
Lewis 发表于 2015-4-17 10:10( g4 J' M- }* C' l1 l2 B
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
4 }3 Q! d6 G+ j0 l1 V) v- A ...
  1. `timescale 1ns / 1ps7 {6 r! D: b* r" m( T# _, f2 _
  2. module emif_test' X* _( Y& a0 o/ y5 n
  3. (     , G! B+ B& {" U
  4.    input clk,4 O% Z. I% H5 W/ W0 ?4 \6 p' G
  5.         input    emifa_clk,    // 时钟                        
    ) s2 h- a" T. Y) y% ^
  6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  (与异步器件片选信号相连,只在访问异步存储器时有效)      0 a$ Q1 [% ]. N' O4 d
  7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
    & j) ?& Q! x+ E4 Q
  8.         input    emifa_we_n,     // 低电平有效写使能引脚      
    - o( x4 M+ F0 ?
  9.         inout    emifa_wait0,    //等待输入引脚      
    & i% ]: g& Z6 ^2 u& j9 [, D
  10.         inout    emifa_wait1,            
    ( j6 z2 e5 p4 J5 F
  11.         input    emifa_ba1,         // EMIF存储区域地址线 ,当与异步器件连接时,这些引脚与EM_A引脚共同形成穷到器件的地址。            9 t+ C+ R% w4 d* ^- I6 V
  12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    / M$ x+ Y" V' S& i3 [2 S1 X
  13.         output    [15:0]emifa_data   // EMIF 数据总线
    3 j1 i9 z' M7 O/ _# {
  14. );4 X, Z" K  f6 r1 d' V% g" _& x9 c
  15.         ! s- U: W1 o. Q7 {# _" R9 x; W  i, T
  16. /****************EMIF Interface****************/        
    ' [. V: I. f* Y
  17. //信号声明7 n/ `  Y3 R; r0 x7 A5 e. b5 Y
  18. wire emif_clk;) f( H" r0 ~: P% F' H7 f0 l$ r$ h
  19. reg emifa_cs2_reg;      
    & K* E: O6 h8 L& t
  20. reg emifa_rnw_reg;     
    * y* R* Y- w" ?& K
  21. reg emifa_oe_n_reg;   
    1 M0 T/ W# q/ h+ e' C
  22. reg emifa_we_n_reg;    ; {; }5 X0 _7 S; ^, C$ O8 h6 G4 f
  23. reg emifa_wait0_reg;   
    ; N9 o* U6 H& c4 J& x% ^
  24. reg emifa_wait1_reg;  
    8 ^0 L! P* j2 @5 G( d
  25. reg emifa_ba1_reg;     
    8 i8 S: r2 i& s" E5 x9 e9 r5 Y
  26. reg [13:0] emifa_addr_reg;      # Y+ ^! i* p4 c% |' t
  27. reg [15:0] emifa_data_reg; - U% d% _  P: c1 F( R' m

  28. # e+ K1 w) \, r0 s( q5 p
  29. //元件例化
    , o8 L; Q" F! E: k
  30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));  f# @2 X' S* ]$ l9 B
  31. //寄存器赋值
    & \% A) F! _6 O, e( W3 P; |
  32. always@(posedge emif_clk)begin
    ) y+ w& S* O  O- o. g! w$ p) f% g6 |
  33.                 emifa_cs2_reg       <= emifa_cs2;( y! R- n* [9 a
  34.                 emifa_oe_n_reg      <= emifa_oe_n;
    9 u  x+ A' V+ Z2 K4 L
  35.                 emifa_we_n_reg      <= emifa_we_n;1 i5 y/ h, y( V4 F$ [/ `4 W
  36.                 emifa_wait0_reg     <= emifa_wait0;5 o, E7 M1 r2 H
  37.                 emifa_wait1_reg     <= emifa_wait1;
    + P! F# i( U5 q6 E$ ~
  38.                 emifa_ba1_reg       <= emifa_ba1;
    0 [& H- f& }7 ]1 m5 Z& a% q+ H
  39.                 emifa_addr_reg      <= emifa_addr;. f5 E1 C% O$ n" d1 \  M  M: v
  40.                 emifa_data_reg      <= emifa_data;2 I, ?. I: v! }1 {% b0 Q2 |7 k
  41. end6 j$ V) w7 Y2 W

  42. 8 ?9 [/ K5 i4 n. v* D! ~6 ~
  43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;( l* g5 I2 U" F$ [
  44. assign emifa_data = dpram_douta;
    ! S4 d( p7 ~8 g" a: [

  45.   M2 t- X9 m2 V- ]7 }
  46. /****************Dual Port RAM****************/
    / ^) p, |% P, v& B# f- w* f* e- q
  47. //PORTA
    . D) v  D3 H' X2 S
  48. reg  [14:0]dpram_addra;      
    : j0 y" m- G8 j" p& |" G
  49. reg  dpram_wea;         5 C1 |- z" A. S7 Q
  50. reg  [15:0]dpram_dina;      
    & D2 f6 b" p) ~0 ~9 @5 j
  51. wire [15:0]dpram_douta;           
    1 _& T5 d: u& u$ d3 [" s6 }
  52. //PORTB" _! y/ o; y" ?7 }* s
  53. reg  [14:0]dpram_addrb;      
    4 U' V% \4 f3 ^$ H/ I
  54. wire  dpram_web;7 @+ ^5 I% ]) ?- }% [; ?2 p
  55. reg  [15:0]dpram_dinb;; C8 u* p1 V/ b' ]
  56. wire [15:0]dpram_doutb; 9 v/ q; D4 N# p
  57.    
    1 y; r( K1 R% ~, v5 L' ]
  58. //元件例化3 O; b3 `( A; R; D$ B5 ^
  59. dpram dpram_unit(- @6 M: A- B4 n5 z7 @$ \
  60.   .clka(emif_clk), // input clka
    ; l" H0 s# z0 k# C# h
  61.   .wea(dpram_wea), // input [0 : 0] wea
    4 ~1 r! {& V! o/ F% \3 ]" _
  62.   .addra(dpram_addra), // input [14 : 0] addra1 B7 j  q8 f, @7 s) A5 j
  63.   .dina(dpram_dina), // input [15 : 0] dina2 O- a2 v) m) O1 c  C  Q. b
  64.   .douta(dpram_douta), // output [15 : 0] douta# H4 j$ {' ~7 n9 c- \
  65.         //clkb                  => sys_clk,( L) n4 Z% _; A4 P( f0 w) x, V" Z
  66.   .clkb(clk), // input clkb
    $ `9 O0 _" v( V' u# O
  67.   .web(dpram_web), // input [0 : 0] web0 w. W7 H! i! g& p. b# E: W3 G
  68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    / T7 }* z. |9 v! I' x
  69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    & v* a& Z7 I* L# U7 o* }' E$ v
  70.   .doutb(dpram_doutb));// output [15 : 0] doutb)5 `% R. T0 r0 M& O

  71. 8 B3 g% f/ ?! J. J/ F
  72. always@(emif_clk)begin% C* l/ c$ {! ^/ Y# _
  73.                 dpram_wea             <= 0;
    " N" r# _3 O. }" B
  74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};; p* U+ X& G( a( [; _% i. Y6 u6 o
  75.                 dpram_dina            <= emifa_data_reg;
    + Q& A* R- x, J3 M( y) x- s, i
  76. end0 u& X( _4 s$ G- V# w0 |( e3 ~9 o
  77. assign dpram_web = 1'b1;# J2 N( E! z' ]1 u

  78. & [5 @# Q! L( w; i7 F
  79. always@( clk )$ i; E4 W+ N, R
  80. begin% M% L' G* S4 U& G
  81.         dpram_addrb  <= 100;2 N# W. r% R6 J5 o8 }9 N
  82.         dpram_dinb   <= 16'd2048;
    7 k! N/ c- I4 y8 Y! u: \
  83. end
    ! I$ Z2 \: h# O2 t, x4 K1 r- r4 S
  84. 3 Y, y; W4 i2 ^' `0 F$ [: l
  85. endmodule
    , K3 ]1 g* U6 o" a4 W+ Y
  86.   \0 @) B( z/ }/ `1 Z$ {
复制代码
嗯,谢谢,这个懂了,但是读出来的数还是不正确,fpga端具体代码如上。# Y/ ~, V* b% V2 X
这段代码相当于RAM的A口只用来读,并且dpram_wea一直置零,RAM的B口用来写入一个数据。' t( |6 E6 k' w  m& ?* h
代码下载进FPGA后,DSP端先注释掉向fpga写入数据的部分,直接读取,读取的结果都为0,包括  dpram_addrb  <= 100;这个地址下应该的2048.7 s$ e8 Y+ q. W& Q
然后把注释去掉,DSP端可以正常的写入数据并且正确的读出数据,但是我的FPGA端已经将  dpram_wea             <= 0;这里置零,是没法写入的,所以对于DSP端还能照常写入读出产生疑问。9 o6 ]0 X# I8 `, r2 c5 R+ l7 k8 R8 w

, p, g- F* B6 b0 k- C
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 楼主| 发表于 2015-4-20 17:31:45 | 只看该作者
Lewis 发表于 2015-4-17 10:103 [, l: o- w  y' \3 a
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
- n( h; h  `$ Y ...

. q1 I7 F3 L6 I% x# h. q/ J7 t% J( U我的硬件平台是:TL138F-EasyEVM(浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核)
, i2 F4 G( C' l& R9 Y. Z调试例程为:DSP端:EMIF_FPGA----EMIF总线FPGA读写测试
" G$ c) a- n+ h. C% z& T* }, Z                    FPGA端:emif_test
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 楼主| 发表于 2015-4-21 19:19:07 | 只看该作者
Lewis 发表于 2015-4-17 10:100 a( k. G0 b$ ^  M  X/ e
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址9 }  K2 m4 J  }8 i: E
...

$ D/ L; f. n4 D$ s/ \还望版主指导,卡了好多天了,原理都弄明白了,就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据,还望发一份程序给我。谢谢了。
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发表于 2017-8-12 10:01:33 | 只看该作者
楼主你好,这里你弄出来了吗?
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