FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

& r7 b! t, T; S% u/ a! ^邮箱：604285180@qq.com
6 n# e: y/ A& i) |6 E, ~" u. B0 t

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
/ i8 ^0 f/ D& U* D% y3 R$ L, b: b还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
" e) b& I6 v: S% @

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   6 N. _: _# R2 B! Z7 f7 F
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   ; D6 i" |' k" s& |: ^. ^  o
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    ( G' f% K3 R2 B( b
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    $ g# U0 d1 z8 _6 M, c% M
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    2 e) y/ x/ f3 b$ z+ S2 _) C3 o0 d
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    ) W8 `" m% T+ C; ]
21. reg emifa_oe_n_reg;   
    7 V. Y- D8 u: G6 m; |
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    ; d  X* p0 q9 U3 g* A( I. R6 u3 U
24. reg emifa_wait1_reg;  
    7 p! H9 W3 U; Q3 W. v  O
25. reg emifa_ba1_reg;     
    / j* b. L. B# u9 O- n6 ^/ N& s
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    
29. //元件例化
    ' ~% e3 l7 J0 I5 T# x* u$ M2 ^
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    8 |5 g" R0 o( Z! _0 w& u
35.                 emifa_we_n_reg      <= emifa_we_n;
    : u; u4 Q5 M) i6 X% P( p. T
36.                 emifa_wait0_reg     <= emifa_wait0;
    7 K" r3 _1 m: t( C& E3 N# ^
37.                 emifa_wait1_reg     <= emifa_wait1;
    % l$ R! h. J4 |  C2 _
38.                 emifa_ba1_reg       <= emifa_ba1;
    0 w: l& a* Z" F
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    9 U1 Z2 }" X! G
41. end
    & \" i. c7 J) a7 O/ z
42. 
    0 ~- K- f- n7 {- m& n
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    : c( y7 g7 G8 F& n+ B/ q: w
44. assign emifa_data = dpram_douta;
    ; f! U! G( f+ }) b
45. 
    " j$ A" t6 o0 A: i2 |5 }2 T5 \' M
46. /****************Dual Port RAM****************/
    4 i% a" K7 Z4 h# Q% S
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    * m% ]! {9 z$ {! e0 e
51. wire [15:0]dpram_douta;           
    % Y! T( [9 S1 n! ^- V
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    # Z1 X/ J% t  N0 D5 F, R
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    # {) o; I" {, f+ C8 ]9 L4 `
56. wire [15:0]dpram_doutb;
    ) i; m/ n1 `6 l6 `8 V' Q% _" j
57.    
    4 N9 |# E: \" ]
58. //元件例化
    : Z& W4 ^! O5 M$ o" S( r4 @
59. dpram dpram_unit(
    2 k% [3 g3 p0 A' H. P  l  v
60.   .clka(emif_clk), // input clka
    6 d  U* d; k8 x
61.   .wea(dpram_wea), // input [0 : 0] wea
    8 V' c% w- |4 \/ V
62.   .addra(dpram_addra), // input [14 : 0] addra
    4 m0 D! M4 h8 E" w# p6 b( W
63.   .dina(dpram_dina), // input [15 : 0] dina
    ) }# |! q2 q. ]" ]- p  W5 ]
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    ; D4 V7 n( o" r5 L7 F! {3 a7 O( f5 @
66.   .clkb(clk), // input clkb
    , e* x6 \0 v) e
67.   .web(dpram_web), // input [0 : 0] web
    ) y9 y; x, F7 t! W
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    & ~8 v6 v/ J" C, X2 I, H$ K/ `) R
71. 
    
72. always@(emif_clk)begin
    8 K7 S/ G# J% `# a; I
73.                 dpram_wea             <= 0;
    , A: a7 v- I' X
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    5 g8 q; `, C0 o: Y) h
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    0 k) U; t7 N6 S
77. assign dpram_web = 1'b1;
    % y4 j4 I* I* V: i: \( y! H% A
78. 
    
79. always@( clk )
    
80. begin
    , l! N5 e& p+ a1 I
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    
85. endmodule
    
86. 
    7 l1 ?' t! \2 l$ H8 H

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
* n: g7 C, v, n2 j! U

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
% D# ~+ j0 h! d* i2 w3 @ ...

! m2 d: V! x9 ~( s) H我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
6 x5 _8 [1 A& N+ a, \ ...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？