FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
# z$ E4 A, ]+ @# ~7 p& O4 e

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

# [+ j' i" J: |

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

. y* T2 E% y3 g" I3 i* rFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

9 z) @$ L, C; v' R! y- \- @) Y

Lewis 发表于 2015-4-17 10:10
2 `' [2 x, E) Y9 a  ^EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   : z2 ^( V8 j3 {4 ]0 b8 k; @4 x
3. (     
   * L! u8 p4 v; g5 o2 ]/ U) C
4.    input clk,
   2 q. M# G6 k2 b( O# w, k, t
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   7 B& p5 L0 S/ F' T) O* Y1 V
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   ' V$ J7 h$ F7 G1 U
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    # S. A" Q$ F$ D' T  u
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    ; C$ _7 ]7 w9 o# G7 \9 ]
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    " Z7 r7 `$ X) J" @% v5 q, m
14. );
    
15.         
    : @: s; Z# @- u! E$ D5 J& [8 u- ^% R
16. /****************EMIF Interface****************/        
    / m/ \3 Z. z" K5 u- q( d  {
17. //信号声明
    
18. wire emif_clk;
    " ~' x3 h% B- f0 T
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    % u% |( g: k# a  q8 ^
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
      C; A& L- c* q' l7 k
26. reg [13:0] emifa_addr_reg;      
    - `) F9 I' |) o- e
27. reg [15:0] emifa_data_reg;
    4 Q: h4 L# K4 K! D$ `
28. 
    ' C7 r4 n3 U8 v0 O3 ]* v2 M
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    0 X# U6 d+ o' u( D2 S
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    ( Q( W5 ?/ A0 o% A0 Y! a; S2 z! _
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    , c0 `6 @; O1 l9 n1 \6 v
35.                 emifa_we_n_reg      <= emifa_we_n;
    6 ]' g% {" v$ N' N3 k
36.                 emifa_wait0_reg     <= emifa_wait0;
    3 d) D8 _3 x. O, Z1 T2 b
37.                 emifa_wait1_reg     <= emifa_wait1;
    & `) r# Y# H, l8 i; A! A
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    1 Q- x2 y) K4 s" _- p
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    : Y: R8 m0 s3 k3 I% S. O
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    
45. 
    ( f8 Q" v; |. n( ?# b
46. /****************Dual Port RAM****************/
    - n9 w! W- x" H; n. e  P. U
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    / p$ K8 O' p- z+ F, ]
49. reg  dpram_wea;         
    - d8 d* d7 D+ [' c7 w1 O
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    6 M3 h$ N. z6 ^/ c) d$ h
52. //PORTB
    " P# a! r* t# H0 h
53. reg  [14:0]dpram_addrb;      
    5 W& ]7 o/ v; Q& J" U7 B
54. wire  dpram_web;
    & B( v7 B' _, x; Q- s4 M5 e
55. reg  [15:0]dpram_dinb;
    4 i+ O1 g1 z% K7 i
56. wire [15:0]dpram_doutb;
    
57.    
    ) X# ~# z% D4 b( a3 ~+ e+ m1 ?9 R
58. //元件例化
    
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    " g8 K7 Z9 p: J- V  f' L4 O9 g
61.   .wea(dpram_wea), // input [0 : 0] wea
    . g" @! j8 j+ k& ^; z* }
62.   .addra(dpram_addra), // input [14 : 0] addra
    4 {6 d% n, k: K8 t9 _  |
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    " h, ?# V9 r" c$ D5 v0 }& o
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    3 h& ?8 j! I$ r5 U# {' w- P
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    4 ~( @# |+ v" l
72. always@(emif_clk)begin
    $ _$ _( v/ ~! K& F3 p
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    
80. begin
    1 B# H- K9 X4 ~" b# L
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    
85. endmodule
    
86. 
    9 @' [) d: u  O8 \7 R

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
' Y5 ~& t  d5 N% y' ]代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
; K6 v% F9 w3 |然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
) t/ V! v; l* H) l/ {4 B7 E9 ?

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
! J; X- i% Z  N$ e. g+ J/ w ...

: b( G' I) T4 T& c' ~6 C我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
! f1 R2 _* Q* C( x# d* }. ?调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
( ]/ u1 [' F* c; i0 G: T6 uEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？