FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

* h' \2 Y3 D4 \* Z8 E

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

$ B0 V6 P" j; r. l: X" W' j. C, vFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

0 ?1 R6 f' `5 A& i0 I' X

Lewis 发表于 2015-4-17 10:10
& X  {' v( q4 E4 D) Z3 W7 E! K9 LEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   1 E' p& z% u8 s, _# {4 z
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    * j, ?+ B& i, v  D/ ~) t% [
14. );
    ' s) _2 E. m5 u# P/ g
15.         
    
16. /****************EMIF Interface****************/        
    + P  E. ]2 A" q" k% k
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    * B# @0 F. i2 z3 S
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    5 W- u# J% }2 K& n
24. reg emifa_wait1_reg;  
    ( v. |- p$ C' ~
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    " T* m4 e9 v) X
27. reg [15:0] emifa_data_reg;
    ! G  N( S4 @$ y7 ~3 Q1 a+ ?/ p" S
28. 
    
29. //元件例化
    3 X6 E) Z: Z0 n/ {+ y
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    : w6 l* C/ A) @' H9 E5 h3 S
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    - l: N# p7 I  W/ h5 i4 k& S0 k5 f
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    ; G# Y: l3 Z4 A
37.                 emifa_wait1_reg     <= emifa_wait1;
    ( G' O, a' s' C" H
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    9 W$ h; o" J8 a+ Q% H. Y9 A
41. end
      k! ^- D8 w: _1 V- U2 [3 a
42. 
    % w$ L& U' i: G6 h: J
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    1 ~9 E* J% N0 t- j! \- D8 t
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
      l  N! @1 w* i. j& v; {
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    $ Q8 P% L' ~& f3 H
49. reg  dpram_wea;         
    , C$ e$ w6 V; ?5 G% ^+ d* J: j
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    - A8 \! H/ O1 e# h
52. //PORTB
    & ^9 _: z& P- n+ ^, y" q# g2 z" n
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    
57.    
    8 u, O$ _' @% Y8 _% v
58. //元件例化
    $ T7 c) a+ `  D2 [0 H
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    % d, ^( T8 y9 a" `
62.   .addra(dpram_addra), // input [14 : 0] addra
    3 J0 p* z. V& _! n
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    , q0 W1 L4 B# H" {# `
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    0 ]5 ]$ v5 O* U/ ^1 t
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    - x7 M! x  s- O9 m( d
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    . z3 W$ Z) R& u7 |/ K8 M9 F
71. 
    / ]2 m3 V) ~' t) H* B
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    8 s- e+ k& }& R) L
75.                 dpram_dina            <= emifa_data_reg;
    ' l- a( A- V( ?) G/ J8 M1 l
76. end
    8 ]+ e1 P( S) `0 i
77. assign dpram_web = 1'b1;
    
78. 
    ! i9 P1 t8 `" |0 H- V0 ?
79. always@( clk )
    % r- |3 o' F  z  u8 h
80. begin
    
81.         dpram_addrb  <= 100;
    1 E3 O8 N8 Y/ f  ~3 S) q# O
82.         dpram_dinb   <= 16'd2048;
    
83. end
    " \' ~2 u' C1 H& ]. a
84. 
    
85. endmodule
    2 J! L; I( Z9 \5 X
86. 
    8 I/ F" x7 a( E" R, z) r, X

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
7 i  D' P, Z$ C0 y

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
5 D+ B/ r1 k0 Q ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
; V/ O2 A( E; T: i% U% S/ G) h调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
" t8 n$ C" W0 ^9 J- D9 ]* cEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？