FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

; o' E( d, v& U  {- S邮箱：604285180@qq.com
, X0 D" P/ W7 w, X. q8 k

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
* Z7 G& R# E% n$ K1 D% j' u, J
! I2 T- E& I7 X1 ^! f3 E9 U0 y

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

3 D0 W+ B) b9 S$ C; jEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-17 10:10
, A$ a6 V4 E% OEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
% ~2 W* u  ?5 q8 _+ A ...

1. `timescale 1ns / 1ps
   
2. module emif_test
   , L4 F" q% i2 z& A. g
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   $ B+ Z5 ^( l% c! A' c; X' ?
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   $ E& a5 L# p! y+ N( h/ p
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    ! W# U+ U. g. X, {
15.         
    
16. /****************EMIF Interface****************/        
    8 N: s/ R: m( L9 V5 A# _% a. p
17. //信号声明
    " i" Y, S/ {9 m# a; g
18. wire emif_clk;
    5 W( `8 R% _7 ^- y6 o8 @, S, C
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    5 Q8 w0 P: ~9 @2 Q5 q% {! U! {* Q
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    8 c  z! B: n5 c6 w4 I, c
27. reg [15:0] emifa_data_reg;
    
28. 
    
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    4 r3 B- f8 }7 M# @/ g: f6 ~; L
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    / T# F4 f9 R" g: J9 x" Z
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    , e3 W3 M  m3 R# T
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    7 N5 x' A. V' A6 m4 m5 @
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    - r! b: ]1 Y* R" d$ e4 l5 a0 Y
44. assign emifa_data = dpram_douta;
    ! {7 ~: W9 M) t* C( ~# t+ f: W
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    2 Z, e/ I* X6 ~' Z4 s# |9 C
49. reg  dpram_wea;         
    , K2 o4 \4 d5 y
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    ' K3 ~; x; E* m! R$ G
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    ( g* t" s  A% y
55. reg  [15:0]dpram_dinb;
    2 _% X6 V! [5 v& J- H8 O5 A. J2 ^2 k, f
56. wire [15:0]dpram_doutb;
    
57.    
    
58. //元件例化
    
59. dpram dpram_unit(
    7 s$ c' v3 p, z* g0 B& o% v/ G
60.   .clka(emif_clk), // input clka
      @, m' H( Y& X2 i* @6 @
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    ( m8 E7 u- P& u% p5 Y2 A
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    # @3 B: s/ a$ k# M! o- i
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    5 Q8 M6 U7 _1 @4 F& ?
71. 
    $ D7 W! G7 L3 k6 ^
72. always@(emif_clk)begin
    - ~/ U  H1 A7 E" d4 b1 V
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    ' z& P3 u2 H6 l/ y7 p
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    ) k1 T' o% L+ A0 m* q+ e! B
79. always@( clk )
    $ J" }$ R& Y+ m1 ]
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    ' r% S9 J$ x7 z1 L% u
83. end
    * N& G1 _  ^1 d* d
84. 
    
85. endmodule
    9 ]' ?- c7 T# _7 i
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
# ]% y- x) H9 e' c代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
- {& q- K) t. h+ Y

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
. ]. |- }7 J+ p- h调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
) G+ ^1 G# D6 p  u/ dEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

% i! g& B/ S* _8 x1 A还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？