FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

. F* u' _- R% {. g$ r( y邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
# I. L) I. f$ n

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
5 N, S2 ]  Y! H4 l. I- \还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

* k" `. w. z, Q8 `6 z- V+ ~FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
/ x& T! m: U% N% J7 j, w9 L  f& L

水瓶

; ^8 v  Z) `; o5 w

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   " P2 I7 y" w5 |& Q7 ~7 w
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   , ?1 N* |3 J3 c( G' Q- P3 f
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    0 }' m+ x; k4 l& t
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    - W. c+ P0 n- g7 ]( Y
17. //信号声明
    
18. wire emif_clk;
    ! F" U) l# B7 r  t
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    * d0 n6 M5 v3 a* G9 {' q0 K! ?
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    # M; q, S, }( Y. q& u3 }
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    " n% {: P' u3 @5 a) @
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    " ^  J/ Q# e7 `* @9 {. r) r
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    ' J# T, l) P9 S) M. k8 r  c+ r
36.                 emifa_wait0_reg     <= emifa_wait0;
      o" p2 e: i" f6 |: A
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    9 U$ u) w: @6 n
40.                 emifa_data_reg      <= emifa_data;
    2 ]9 Y% W- j+ V8 n
41. end
    ; H7 E3 A3 i/ p. M) l
42. 
    5 [3 Q. S  I' G3 O. M2 q& w0 N
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    5 _: r5 l: c! M$ j; _
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    $ X3 m: |, ]1 h$ E: t. p
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    2 E5 ?% S. \- @' {! h% z1 V
55. reg  [15:0]dpram_dinb;
    ; Y1 |7 i, s& P! o6 n( L
56. wire [15:0]dpram_doutb;
    
57.    
    
58. //元件例化
    
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    0 W7 a% s' M6 }
61.   .wea(dpram_wea), // input [0 : 0] wea
    . ~) U, @5 R& L) X: {/ a9 Q+ O$ C( J& {" a: [
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    ) K5 t( b6 `6 G7 l0 ]
64.   .douta(dpram_douta), // output [15 : 0] douta
    0 E1 a1 F( O$ Z- J
65.         //clkb                  => sys_clk,
    : ^# k2 X+ H; X; k% L
66.   .clkb(clk), // input clkb
    0 E2 \* ?# T0 g
67.   .web(dpram_web), // input [0 : 0] web
    " d; x0 A4 b4 o. B. p8 n7 G0 x
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    / K% W3 n9 {# N5 e3 W7 x* N
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    ' H. v  z9 I1 j9 T. P1 {( o
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    
72. always@(emif_clk)begin
    & \) q: P& Y! e# B9 u8 B3 T
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    & D- g9 g8 x# U+ D' f" P
77. assign dpram_web = 1'b1;
    8 Z4 H; x5 X' K! g- F$ _
78. 
    9 s3 c  X1 V, ], e" C
79. always@( clk )
    
80. begin
    ' }3 U: V9 q0 {, `7 c: {
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    
85. endmodule
    
86. 
    ! A& f9 Y/ h) `7 }* X4 U

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
5 l& q' g% |( `6 E这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
# n' g0 r6 u0 k# t' Z+ ], `" c代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
; l8 `: y9 W/ V& g' B8 n2 g7 @ ...

1 l$ `3 J- V5 I0 ?  ]# k" a我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
  p& O6 C/ [' J  f2 L; D7 d+ N调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
$ X8 k+ n& m# p  Q+ e) HEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
- q5 H( e# m, ] ...

; `% L# v- r6 s还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？