FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
9 I5 i/ N0 q* F- i0 n2 ?

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
! K+ _  {& Y. I4 T, b

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
3 U3 ]# {# N4 B; k2 B; D还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

! b* R3 m. _  p, HFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-17 10:10
+ }* s) ~: o. m9 n4 a' S% ]EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   ; J0 `6 o& ~" |8 `) f7 D9 B
2. module emif_test
   6 a' @! Z' Q8 H7 c# `
3. (     
   ; ~6 y- D+ H7 ^( @' }: z* V0 F% ^) D, R" l
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   & B6 I$ H) c7 j( u4 Q
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   3 \/ B. [4 R) l9 ^3 E# U) q$ d
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   6 [$ m) Z; Q: Y! P. \( d) a
10.         inout    emifa_wait1,            
    / p/ q6 R% [! B  o5 v6 t4 H
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    # B% O2 D/ z: r+ W" ?; O; m
14. );
    ' d3 I# ]- W5 M6 c- _* l5 R
15.         
    ) [8 Q/ |& A- x9 s# B6 s5 K9 U
16. /****************EMIF Interface****************/        
    5 M* q( T8 p) k! O# y
17. //信号声明
    ( G# ?9 f/ r; Q/ {' b# b$ V
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
      `, a: w% h( O! k
23. reg emifa_wait0_reg;   
    & b; U1 I$ y1 |; c: }7 l
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    - D: ?4 e6 _9 [4 x" i
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    * _! D! j$ c/ \( \0 N1 i
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    - p& v6 q- \3 q& n, Q
37.                 emifa_wait1_reg     <= emifa_wait1;
    1 v+ @' `0 V! j. Z
38.                 emifa_ba1_reg       <= emifa_ba1;
    : M, R/ n; L! o
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    . y  f3 e2 m# A, A+ N" B% l
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    % G% w! h! |2 y( i2 s2 u4 K: y$ d6 a& ^
44. assign emifa_data = dpram_douta;
    $ G: e+ y! e) [9 Z& `
45. 
    , R1 [/ Y" W( X/ N% l$ m" d( Q
46. /****************Dual Port RAM****************/
    2 q! [5 p6 m& q  f5 X
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    ) x6 [6 {4 G. m- z0 m% t
52. //PORTB
    : M* c4 [+ W; a4 X+ z
53. reg  [14:0]dpram_addrb;      
    * j8 z+ x# I% l! ]! Z! ?
54. wire  dpram_web;
    5 G& {5 ^2 E7 G. v) s
55. reg  [15:0]dpram_dinb;
    * X  s4 f$ s( c+ V6 I9 k
56. wire [15:0]dpram_doutb;
    3 w( |5 n' i5 t5 U+ o3 A1 `
57.    
    
58. //元件例化
    9 h2 n5 S2 T2 n! ~$ ?* H3 E* r$ c$ [
59. dpram dpram_unit(
    ) l* q( `! ?, g6 F% m0 D+ S! g6 ]
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    9 X* B9 n( d- ~$ {
62.   .addra(dpram_addra), // input [14 : 0] addra
    0 H/ @2 {4 v6 ]0 Y6 I
63.   .dina(dpram_dina), // input [15 : 0] dina
    1 H5 A9 V( a! O  I9 S/ _" `
64.   .douta(dpram_douta), // output [15 : 0] douta
    : @1 @2 G5 _7 M  d8 {# ~" O
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    # I2 t- J. F3 D+ ~9 _& O! R
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    # I4 v8 g1 J* V: @2 r) i  q& |
72. always@(emif_clk)begin
    . u; K" e' r  m" D7 \% w8 v! D
73.                 dpram_wea             <= 0;
    ; n* C: J6 s) S6 v, `* [
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    ' f8 ^1 G4 e9 S% Z- X
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    ! ]9 f* R  F; T$ J( v: U
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    ( \, }/ x% S; \0 l8 ]  m
84. 
    
85. endmodule
    ! g7 U/ H/ H+ R% J; C) j
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
' Q8 _- \$ p# p8 p4 r代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
6 W7 J) Y: Y, Y  t% h然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

: {* t! F9 h" I+ j7 {+ j

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
) g' s/ {" x1 K7 f9 s调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

8 |- @) x5 R2 u8 H% z) |9 h. B还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？