FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

' c' Y$ j# r8 w, VEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
+ C) X5 ~1 z) b+ f+ g) p" j! x, D

水瓶

2 a7 j# U% U( Y! Q

Lewis 发表于 2015-4-17 10:10
9 j+ n1 ]( t1 d; iEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   4 s. ^- J. v5 l/ v) j
2. module emif_test
   + I& V& [: O8 W
3. (     
   
4.    input clk,
   " ^8 ]! h) @: @  i+ s# ^* p" T
5.         input    emifa_clk,    // 时钟                        
   / t1 k' [( g! @5 z$ v4 V
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   8 ?( I( E7 g! T4 f. n  V
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   4 Z- ?# y, L" e5 U% u
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    7 u4 e* w  A$ B; ?$ Z+ v
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    
15.         
    4 y$ E. \1 I$ J, E
16. /****************EMIF Interface****************/        
    8 r2 }- q- e3 e7 |7 _6 `
17. //信号声明
    $ I9 X4 l& v5 a2 `/ S9 M
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    9 Y* \# ^8 I! q$ K/ s
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    7 j. }6 A6 ^0 a: o( c- P& U
24. reg emifa_wait1_reg;  
    . n# d4 Q9 T( v+ F
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    * M# G7 t( @$ i: O1 q7 t9 g6 o# N2 O
27. reg [15:0] emifa_data_reg;
    
28. 
    / ?5 m6 E! E* L6 y
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    $ d* V0 e8 T$ y/ _  Z8 E% _
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    9 k7 W1 N% S: p' P
35.                 emifa_we_n_reg      <= emifa_we_n;
    / w% ~$ V% N  J
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    ; z4 Z, U4 u# Z: ?' p. a- J
38.                 emifa_ba1_reg       <= emifa_ba1;
    " O( W  U' B8 ?6 S- d8 X2 v3 ]" w
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    ( q0 W3 E) Y- U/ V1 H
45. 
    ' X0 ?: a# k" `2 |, R
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    / P+ }& r7 k; x5 f5 P$ q
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
      w7 Y; \7 h, J1 z
56. wire [15:0]dpram_doutb;
    ! y, \3 S/ }- C# a9 Z7 [, D
57.    
    & v9 F8 Z9 g7 N: z% X) [
58. //元件例化
    4 n: c( L; q7 T) [. b) X- V
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    ! b. w; c9 v9 L, r8 G) p
63.   .dina(dpram_dina), // input [15 : 0] dina
    * H% ~2 ^) f& v4 N
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    & V3 j; _  m( l& A2 A
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    & w9 s3 x( e. V4 _0 Y8 M
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    / A0 D/ A2 z/ h9 F5 t2 z
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    : r( k: K" L- X$ C! \+ G5 y
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    - O* g, O2 L9 T
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    3 n/ j( n' h" z  n# y* f
77. assign dpram_web = 1'b1;
    8 _) E9 U' b/ l. A9 m% ^1 x# U
78. 
    
79. always@( clk )
    , i7 S7 D7 {' I6 E" o# F+ Q
80. begin
    9 c+ W2 |8 p; f7 [# }# K  v
81.         dpram_addrb  <= 100;
    2 I! c7 d' X  ~) W/ |2 `
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    + W. X- p1 D' |: s8 O! @
85. endmodule
    ; y# Q3 t1 @0 {6 d8 g# a9 l+ \- N# D
86. 
    , v9 w) G0 c1 y" z* Q  \6 X( D

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
3 P' o0 ]0 {- G/ K( a+ U代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
, S( ?% s+ E9 `& S# X3 P. O% _# t然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
/ a# n- h: B# u2 D

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
5 Y' \% U5 ^# B/ K* c ...

+ I) V2 \: b0 r& L+ c我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
7 A  R, d+ f% _, O2 x调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
. _7 v) @* a9 K ...

" x) M8 Y4 [8 C" l" ^/ _8 Z/ [$ s还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？