FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

8 D# ]  S: X5 `( M. w" C8 z邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
  U0 k3 Z9 w, g2 i0 U. {$ w
' N6 e8 H7 T) K( u  a  C) L

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

7 }5 `: c: D4 VFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

6 E7 V/ U/ A  wEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

. D2 w. o  x3 h! M) T; a

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
2 @+ l& J' z9 d; Z ...

1. `timescale 1ns / 1ps
   ! ]3 `4 \& b! v3 ?1 s: M- p& I
2. module emif_test
   8 e' Z' D1 r1 Y4 V( S% M5 {* e. ~
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
     T* _+ _1 D. G1 p, i* _
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   0 S2 O0 q1 q2 A
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   6 p8 X8 d: g. ]5 c  W
9.         inout    emifa_wait0,    //等待输入引脚      
   / U4 l7 o( }* Y5 k, e
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    / i! O" F. e* I6 V* {/ A$ \  ]! a( D  B
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    3 D  f) K* G6 S0 |. ?* @( s9 u
14. );
    
15.         
    " J2 b9 u* D8 ]* e8 L* [7 g% U
16. /****************EMIF Interface****************/        
    , ?4 u/ g, D/ l: X. `, G# g- j: H$ u
17. //信号声明
    
18. wire emif_clk;
    ( o' L+ r" ^/ R( Q$ h8 L# v
19. reg emifa_cs2_reg;      
    % y- U( _# ]6 \
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    * u- r. O; K6 z7 R7 I7 v
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    ; t! v# {2 k) l6 |; e$ B
26. reg [13:0] emifa_addr_reg;      
    % q7 D& x+ Q1 g/ s0 {. S& P% X
27. reg [15:0] emifa_data_reg;
    
28. 
    0 Z' s1 [8 |4 V6 ]! Q3 e, V
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    * `9 k) i- T' ]! H/ f3 ]* o7 h) r
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    / v0 Y0 v" `/ {, z, p; _$ z
38.                 emifa_ba1_reg       <= emifa_ba1;
    ; o, C/ q* V4 u; c. Y/ y7 [1 s
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    ' `* p6 n& }; S5 e
41. end
    6 z$ X4 ]( }/ j3 K* F6 w
42. 
    / r7 x$ S0 B) A% p) e) p2 I- D
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    : k: k# Y% [: @! `5 V
45. 
    
46. /****************Dual Port RAM****************/
    # A4 a+ x3 I4 R0 I) J% H
47. //PORTA
    ! ?: Z+ n9 V3 L8 ?$ f5 O
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    4 ]. Z' X2 @% w* V# v6 T
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    % v) D3 ~$ d6 R7 ]: j+ n
52. //PORTB
      v3 S! L( [! o( o" E: o: a
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    
57.    
    ) D" n, ^, y+ K/ D! ^3 G
58. //元件例化
    
59. dpram dpram_unit(
    , N1 E# C- U# I6 R/ X4 j9 A
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    ( D' K" K7 M2 U1 d. {: w" H
63.   .dina(dpram_dina), // input [15 : 0] dina
    ( V; c* @7 o$ n8 t& x
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    4 J+ w( b6 B2 `$ z- f: V
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    3 D; F" h* V3 c; _
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    5 I  C- d+ z& g6 w
71. 
    " w/ k: `4 g5 d. d% X. s# j8 m. z
72. always@(emif_clk)begin
    ! w! ~7 d6 T" _8 `3 d
73.                 dpram_wea             <= 0;
    3 W: n$ N7 k" v3 t4 G
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    ( C9 P# B0 V; Y$ t  k- R
85. endmodule
    3 h% `0 K# B! N1 Z
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
* M8 e7 K) {- M这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
$ B/ Z  L9 D" i代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
# t0 {9 y/ F0 a1 a1 Q7 |然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
  H" u" m3 Z# e9 Z- p! |
( I0 s. }9 O- D# x3 v3 N8 ~

水瓶

Lewis 发表于 2015-4-17 10:10
7 `+ f2 E* U8 |8 o( P# ZEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
" ?$ \( f& |" e* K# i( o调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
6 I# y5 j8 A% P ...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？