FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
  c  ?6 c8 [" @

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

2 l4 a; T5 t: y& F1 }

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
" _8 A. z; X/ @/ J% ]7 T

水瓶

  d: c" J. O1 R9 }: A) B

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
2 d  T7 s, X' d) b ...

1. `timescale 1ns / 1ps
   ! G6 y1 _" B# r
2. module emif_test
   
3. (     
   0 }' u& B: z* g5 Z
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   & K+ H0 A! O" k+ j0 c9 `( {9 w
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   ) W/ {3 @. T" Y
9.         inout    emifa_wait0,    //等待输入引脚      
   9 [! J; N. z. I6 J* s+ f, ?
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    . w+ q  r  e9 M7 k; x! S/ Y
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    
15.         
    0 @* h# O7 V( a0 _
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    & v, e1 d4 O: b  s$ k
20. reg emifa_rnw_reg;     
    6 `' @* C+ a) ~# \9 D- z
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    " |8 a; V7 S5 g2 m3 W1 _
23. reg emifa_wait0_reg;   
    , V  v: ]) T  ?; z
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    ) P& ]. F# O  I, W+ M& P
29. //元件例化
    " V9 x. u( N$ O4 E* l
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    # t1 l1 ]6 v& E, S4 i1 g. F
31. //寄存器赋值
    5 K4 Q/ B' F9 O! B  R" d
32. always@(posedge emif_clk)begin
    , i% B/ S* y3 ^. \$ V
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    3 O7 T# t9 q0 ]; M+ \' n; \' M
35.                 emifa_we_n_reg      <= emifa_we_n;
    8 I* E7 Y1 A. t8 M* ~
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    1 w& b# t. m0 T! F7 x9 Z
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    ( @& r0 I+ A( |
44. assign emifa_data = dpram_douta;
    . t% Z' P- q* g/ f
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    , w! G' r+ L; a; s
50. reg  [15:0]dpram_dina;      
    ; ~: o  x7 ]& c2 d% p( x' h+ G' k
51. wire [15:0]dpram_douta;           
    , m7 V+ w' a( E9 i2 l6 z+ T8 z9 H- ]
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    0 [! E+ I+ S, j% N! n7 E( t9 @
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    6 }  P$ T: C; A
57.    
    
58. //元件例化
    
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    * G  [# q7 j( u+ l. Z7 F; ?
61.   .wea(dpram_wea), // input [0 : 0] wea
    $ O5 {9 U5 U# V# o$ j' G) v* C
62.   .addra(dpram_addra), // input [14 : 0] addra
    + w+ |1 \# B% Z! H) n0 I+ |& A
63.   .dina(dpram_dina), // input [15 : 0] dina
    % M# h7 V% |' _& H- r
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    * h3 y$ N6 [( r8 E  P
67.   .web(dpram_web), // input [0 : 0] web
    ) x3 o4 Y* f/ O
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    7 j" @+ W+ m2 p/ f5 Q: F, u  M
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    ' R, Y8 _! }+ v* j' n* ~9 e& |
75.                 dpram_dina            <= emifa_data_reg;
    8 K" k) [! ~" F: P5 B' r+ @
76. end
    ) @, r% p4 g, Z) M: v
77. assign dpram_web = 1'b1;
    4 e4 ~, K# o0 _( D6 q
78. 
    " p5 t& @9 K) ]* \" y/ }8 u
79. always@( clk )
    : f( R3 ~; k0 ~" {2 l* g! {
80. begin
    & z! G, t$ I1 x+ x( W1 Y% y0 F
81.         dpram_addrb  <= 100;
    1 U7 Q: h$ w) V# Y6 J
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    
85. endmodule
    1 @& D  Q% _! R5 I, W1 O
86. 
    4 r0 M) N( g8 v+ K* }3 d

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
, \5 n: E9 L& Y. ^+ {然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
( c' A: Y  ~! z8 Y2 j
/ R- t) B( Z( Q. E5 R9 y  k

水瓶

Lewis 发表于 2015-4-17 10:10
* i0 N8 [1 d# j( BEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

2 n0 {3 c  U! W% P0 v* u6 _. ~) i我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
! \* t0 g8 }9 o- i& K9 d                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
/ Y2 M3 L8 Y3 I ...

- l) _2 y1 m1 k% {. }9 b还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？