FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

6 w" T' m1 }8 q8 y  H邮箱：604285180@qq.com
7 Z( T) F4 X' j5 O6 W% r

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
9 A1 R; z- m  Y) W) T
2 z' N. J* G9 F

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
2 ?5 Z. G4 J  `还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

) d- Y) F7 T! L- h8 aFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
+ H: S. N) d1 y: Z/ J+ a

水瓶

4 Z, W4 y' v* m

Lewis 发表于 2015-4-17 10:10
5 R/ m% R, y% c! y0 N' {) {EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   ; y3 Y1 H* z9 z
3. (     
   2 w6 {7 W1 ]$ F3 E9 t2 J& Q- d. j
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   7 c" [6 I* J7 H- y% T) H
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   ! s9 |6 x1 j6 `
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   & `* }; s5 P9 I& b) `
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   - v1 T  ]% h& Q1 y" T4 w: p
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    $ B$ B& T/ ~6 Y5 E: A
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    1 A; Z1 B% G9 j& _, x
14. );
    . O; H7 R1 @: ~5 |! b9 }  [
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    / X& R6 t7 I: g
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    # H9 O/ X8 \7 S4 ]$ f
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    , x- @% G8 E% U5 R! W) S5 c
29. //元件例化
      L+ c. l/ O) }; a1 K9 X3 x4 ~
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    7 Z" P5 K* v- A+ z# Q% v8 J3 X! H
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    " @& q) _6 }6 u0 w) x* _( y" z* a
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    ; K* s. x! M8 V! T
42. 
    : I) B5 n* \7 D- f9 B; a
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    : G& W1 I1 `- z5 t
44. assign emifa_data = dpram_douta;
    
45. 
    6 p# M5 `: R8 e
46. /****************Dual Port RAM****************/
    
47. //PORTA
    0 s+ [5 _7 W8 {- I, S% z- C
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    & b0 ~. O( b9 L0 D8 `
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    6 j. I" I( t% Y( Q3 U
54. wire  dpram_web;
    0 e. z7 `/ Q/ t3 W
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    
57.    
    
58. //元件例化
    
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    / v5 l; I, y9 R4 R* P( B
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    5 {0 E) P' j$ a4 c
67.   .web(dpram_web), // input [0 : 0] web
    ) s! v5 r8 y; ]
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    4 w& b' e1 |9 Q6 w" h
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    , W4 `: ^% _/ P( r7 }7 r( O* z
71. 
    
72. always@(emif_clk)begin
    5 @6 |! ~* M6 y7 }
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    : W- x+ Z8 M. n% p2 |9 K2 F
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    $ B( [! m2 d$ `8 {6 G
78. 
      Z) ~# ^+ S% |( q+ e$ ^/ a
79. always@( clk )
    
80. begin
      q+ p- R3 ~% L& l, l
81.         dpram_addrb  <= 100;
    + j/ R% c* h7 l" O0 c0 z
82.         dpram_dinb   <= 16'd2048;
    3 S0 g+ A. R" U: K* e, c, X
83. end
    
84. 
    
85. endmodule
    3 x9 z& G* E# Y
86. 
    ! V0 d6 E2 G% ]& c

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
8 i! ~! I4 {2 L* l9 Y. L2 \: C代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
  m% m* r6 i) K4 m! a/ V" p2 E然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
$ d7 b# ?% A$ m  |( D

水瓶

Lewis 发表于 2015-4-17 10:10
  Z4 n' U7 [. m+ d$ e( zEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
8 D; a" w! k; F" X6 r ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
5 J* R5 ^) d6 E- Y% f3 p# h1 B* i$ tEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
) G# s8 t2 s5 r ...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？