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FPGA与DSP通信问题。

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发表于 2015-4-15 15:06:31 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
1、  我现在要实现的基本功能是:一组数据给FPGA端的双口RAM,然后DSP通过EMIF读出。不需要DSP再FPGA写入数据,如何更改贵公司的例程?我的更改是:DSP端注释掉写入FPGA部分,直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0,不是直接在双口RAM中初始化的数据。请问问题出在哪里了?还望版主大侠指导。

6 w" T' m1 }8 q8 y  H邮箱:604285180@qq.com
7 Z( T) F4 X' j5 O6 W% r

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沙发
发表于 2015-4-16 09:51:44 | 只看该作者
只需要把(下图中)向FPGA写数据的部分注释掉就行,其他地方都不需要修改。
9 A1 R; z- m  Y) W) T
2 z' N. J* G9 F

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板凳
发表于 2015-4-16 09:55:21 | 只看该作者
还要注意数据在FPGA存储的地址,跟dsp读的地址要对应
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地板
 楼主| 发表于 2015-4-16 22:14:25 | 只看该作者
Lewis 发表于 2015-4-16 09:55
2 ?5 Z. G4 J  `还要注意数据在FPGA存储的地址,跟dsp读的地址要对应

) d- Y) F7 T! L- h8 aFPGA端RAM的地址是从0开始的,DSP端地址是0x6000 0000的地址去读,请问如何映射地址?
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发表于 2015-4-17 10:10:29 | 只看该作者
# C  F, M. B4 O3 p
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
+ H: S. N) d1 y: Z/ J+ a

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 楼主| 发表于 2015-4-20 17:17:38 | 只看该作者
本帖最后由 水瓶 于 2015-4-20 17:24 编辑
4 Z, W4 y' v* m
Lewis 发表于 2015-4-17 10:10
5 R/ m% R, y% c! y0 N' {) {EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址( f" J  v+ Y" M) k. }
...
  1. `timescale 1ns / 1ps, h0 m: J" {3 d1 {  g6 g$ D% H* \
  2. module emif_test
    ; y3 Y1 H* z9 z
  3. (     
    2 w6 {7 W1 ]$ F3 E9 t2 J& Q- d. j
  4.    input clk,% u1 d4 k( ?% k8 Y' ?9 K
  5.         input    emifa_clk,    // 时钟                        
    7 c" [6 I* J7 H- y% T) H
  6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  (与异步器件片选信号相连,只在访问异步存储器时有效)      
    ! s9 |6 x1 j6 `
  7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
    & `* }; s5 P9 I& b) `
  8.         input    emifa_we_n,     // 低电平有效写使能引脚       2 x7 W# y, e9 d6 r/ K8 j
  9.         inout    emifa_wait0,    //等待输入引脚      
    - v1 T  ]% h& Q1 y" T4 w: p
  10.         inout    emifa_wait1,             ( G* t  R) F9 C# D) `8 M& Z* d/ o
  11.         input    emifa_ba1,         // EMIF存储区域地址线 ,当与异步器件连接时,这些引脚与EM_A引脚共同形成穷到器件的地址。            
    $ B$ B& T/ ~6 Y5 E: A
  12.         input    [13:0]emifa_addr,  // EMIF 地址总线            ! _9 c& Z! U; |" O
  13.         output    [15:0]emifa_data   // EMIF 数据总线
    1 A; Z1 B% G9 j& _, x
  14. );
    . O; H7 R1 @: ~5 |! b9 }  [
  15.         6 o4 Y) D1 {1 e. n6 f
  16. /****************EMIF Interface****************/        * G* ]' ^9 u  o3 R0 b7 q
  17. //信号声明: Y/ V. _: b8 |5 j3 @1 C
  18. wire emif_clk;
    / X& R6 t7 I: g
  19. reg emifa_cs2_reg;      6 ?. E$ H3 ?1 L8 C) d# `
  20. reg emifa_rnw_reg;     0 C: ^- n# p9 R0 M/ L
  21. reg emifa_oe_n_reg;   
    # H9 O/ X8 \7 S4 ]$ f
  22. reg emifa_we_n_reg;    " r! T- w+ m$ C& v. R
  23. reg emifa_wait0_reg;   5 j% @$ |6 B9 U- R6 k1 G( w
  24. reg emifa_wait1_reg;  3 J0 A2 L' O; t+ S5 ^1 a
  25. reg emifa_ba1_reg;     4 W4 B6 J, O& ]. P# W1 G
  26. reg [13:0] emifa_addr_reg;      + G8 G, \  ]( p9 a
  27. reg [15:0] emifa_data_reg; 0 P1 q5 n, Y. W1 e7 J

  28. , x- @% G8 E% U5 R! W) S5 c
  29. //元件例化
      L+ c. l/ O) }; a1 K9 X3 x4 ~
  30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));0 \1 C3 r) D- B. f5 F# w3 a
  31. //寄存器赋值: o% d' e& I3 a2 H# |  y
  32. always@(posedge emif_clk)begin3 p! p) L8 g% x! z' r
  33.                 emifa_cs2_reg       <= emifa_cs2;
    7 Z" P5 K* v- A+ z# Q% v8 J3 X! H
  34.                 emifa_oe_n_reg      <= emifa_oe_n;9 x- E9 [- P: \6 O
  35.                 emifa_we_n_reg      <= emifa_we_n;9 x( g" k: x5 g- q) [
  36.                 emifa_wait0_reg     <= emifa_wait0;
    " @& q) _6 }6 u0 w) x* _( y" z* a
  37.                 emifa_wait1_reg     <= emifa_wait1;, R' n: ]- s) C& G: l0 L
  38.                 emifa_ba1_reg       <= emifa_ba1;6 Z: s4 a# m% [
  39.                 emifa_addr_reg      <= emifa_addr;' u% q8 i5 q6 f9 s* x
  40.                 emifa_data_reg      <= emifa_data;1 l8 C% I' n$ T& y8 K% B
  41. end
    ; K* s. x! M8 V! T

  42. : I) B5 n* \7 D- f9 B; a
  43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    : G& W1 I1 `- z5 t
  44. assign emifa_data = dpram_douta;% Q8 G) P! |3 K2 ~/ O5 w

  45. 6 p# M5 `: R8 e
  46. /****************Dual Port RAM****************/: G* i4 R$ x% q; R# [
  47. //PORTA
    0 s+ [5 _7 W8 {- I, S% z- C
  48. reg  [14:0]dpram_addra;       . B6 j0 Z4 }- H$ o8 b5 j
  49. reg  dpram_wea;         , `/ J+ d2 {. L% S; b* W
  50. reg  [15:0]dpram_dina;      
    & b0 ~. O( b9 L0 D8 `
  51. wire [15:0]dpram_douta;           / T+ H9 L$ W) c* e1 w2 \- m' y
  52. //PORTB& B! ~* n5 r; K* t! C
  53. reg  [14:0]dpram_addrb;      
    6 j. I" I( t% Y( Q3 U
  54. wire  dpram_web;
    0 e. z7 `/ Q/ t3 W
  55. reg  [15:0]dpram_dinb;2 x- z8 |) j$ u; g0 {
  56. wire [15:0]dpram_doutb; / Y$ D7 U, ~/ O( q
  57.    . Y/ R) _; A4 u$ a; x& Z5 O
  58. //元件例化  D: W6 w. r  y0 v1 m; L) o
  59. dpram dpram_unit(" {( Q# v# K8 f  e
  60.   .clka(emif_clk), // input clka4 l! z- R* g! Y; t9 G  L) ^
  61.   .wea(dpram_wea), // input [0 : 0] wea* i0 }' ]+ ?' L$ J& R4 i
  62.   .addra(dpram_addra), // input [14 : 0] addra0 W5 z. q* I% F/ A1 G( [$ g
  63.   .dina(dpram_dina), // input [15 : 0] dina! i+ M5 B) U$ D
  64.   .douta(dpram_douta), // output [15 : 0] douta
    / v5 l; I, y9 R4 R* P( B
  65.         //clkb                  => sys_clk,& @  o' s' ?1 B
  66.   .clkb(clk), // input clkb
    5 {0 E) P' j$ a4 c
  67.   .web(dpram_web), // input [0 : 0] web
    ) s! v5 r8 y; ]
  68.   .addrb(dpram_addrb), // input [14 : 0] addrb) I7 h9 i* W5 C2 A2 s% U
  69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    4 w& b' e1 |9 Q6 w" h
  70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    , W4 `: ^% _/ P( r7 }7 r( O* z
  71. 2 M! Y7 ~8 B: P* z
  72. always@(emif_clk)begin
    5 @6 |! ~* M6 y7 }
  73.                 dpram_wea             <= 0;( B# s9 X( a$ P
  74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    : W- x+ Z8 M. n% p2 |9 K2 F
  75.                 dpram_dina            <= emifa_data_reg;4 G7 w) J! Q1 r& M
  76. end( v& `( k: p% I1 d0 P. ^$ Q* m! k9 r. k
  77. assign dpram_web = 1'b1;
    $ B( [! m2 d$ `8 {6 G

  78.   Z) ~# ^+ S% |( q+ e$ ^/ a
  79. always@( clk )& d" j: ]1 A. H4 ^2 s- X# l
  80. begin
      q+ p- R3 ~% L& l, l
  81.         dpram_addrb  <= 100;
    + j/ R% c* h7 l" O0 c0 z
  82.         dpram_dinb   <= 16'd2048;
    3 S0 g+ A. R" U: K* e, c, X
  83. end' R0 @% ^1 w+ N* P0 |3 f& g; Y4 `
  84. * q6 x4 Q' j+ c7 v! y; N
  85. endmodule
    3 x9 z& G* E# Y

  86. ! V0 d6 E2 G% ]& c
复制代码
嗯,谢谢,这个懂了,但是读出来的数还是不正确,fpga端具体代码如上。, e" y$ H( W$ H2 F# p
这段代码相当于RAM的A口只用来读,并且dpram_wea一直置零,RAM的B口用来写入一个数据。
8 i! ~! I4 {2 L* l9 Y. L2 \: C代码下载进FPGA后,DSP端先注释掉向fpga写入数据的部分,直接读取,读取的结果都为0,包括  dpram_addrb  <= 100;这个地址下应该的2048.
  m% m* r6 i) K4 m! a/ V" p2 E然后把注释去掉,DSP端可以正常的写入数据并且正确的读出数据,但是我的FPGA端已经将  dpram_wea             <= 0;这里置零,是没法写入的,所以对于DSP端还能照常写入读出产生疑问。
$ d7 b# ?% A$ m  |( D  e& Y( }$ o* J* L+ p
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 楼主| 发表于 2015-4-20 17:31:45 | 只看该作者
Lewis 发表于 2015-4-17 10:10
  Z4 n' U7 [. m+ d$ e( zEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
8 D; a" w! k; F" X6 r ...
0 _3 d' D* |" \" B$ ?* d" ]5 o
我的硬件平台是:TL138F-EasyEVM(浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核)5 p( U, T! F6 ]( l1 ~% q/ C2 ^" \
调试例程为:DSP端:EMIF_FPGA----EMIF总线FPGA读写测试& t; a$ J( t7 X9 u  s
                    FPGA端:emif_test
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 楼主| 发表于 2015-4-21 19:19:07 | 只看该作者
Lewis 发表于 2015-4-17 10:10
5 J* R5 ^) d6 E- Y% f3 p# h1 B* i$ tEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
) G# s8 t2 s5 r ...
: T9 Y, @( n! R, w) Z
还望版主指导,卡了好多天了,原理都弄明白了,就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据,还望发一份程序给我。谢谢了。
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发表于 2017-8-12 10:01:33 | 只看该作者
楼主你好,这里你弄出来了吗?
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