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FPGA与DSP通信问题。

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发表于 2015-4-15 15:06:31 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
1、  我现在要实现的基本功能是:一组数据给FPGA端的双口RAM,然后DSP通过EMIF读出。不需要DSP再FPGA写入数据,如何更改贵公司的例程?我的更改是:DSP端注释掉写入FPGA部分,直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0,不是直接在双口RAM中初始化的数据。请问问题出在哪里了?还望版主大侠指导。
$ }5 G4 ]* X, K
邮箱:604285180@qq.com
  c  ?6 c8 [" @

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沙发
发表于 2015-4-16 09:51:44 | 只看该作者
只需要把(下图中)向FPGA写数据的部分注释掉就行,其他地方都不需要修改。  ?1 V6 I( h8 F  y

2 l4 a; T5 t: y& F1 }

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板凳
发表于 2015-4-16 09:55:21 | 只看该作者
还要注意数据在FPGA存储的地址,跟dsp读的地址要对应
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地板
 楼主| 发表于 2015-4-16 22:14:25 | 只看该作者
Lewis 发表于 2015-4-16 09:55% u& z6 ^. U. j; A
还要注意数据在FPGA存储的地址,跟dsp读的地址要对应
) X# e+ R" m: w, `
FPGA端RAM的地址是从0开始的,DSP端地址是0x6000 0000的地址去读,请问如何映射地址?
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发表于 2015-4-17 10:10:29 | 只看该作者
: r' P3 l" Y+ \5 p
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
" _8 A. z; X/ @/ J% ]7 T

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 楼主| 发表于 2015-4-20 17:17:38 | 只看该作者
本帖最后由 水瓶 于 2015-4-20 17:24 编辑
  d: c" J. O1 R9 }: A) B
Lewis 发表于 2015-4-17 10:103 [# T8 \$ n2 s2 M
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
2 d  T7 s, X' d) b ...
  1. `timescale 1ns / 1ps
    ! G6 y1 _" B# r
  2. module emif_test9 V+ w7 U; ?+ S; ~2 @0 j* E6 l
  3. (     
    0 }' u& B: z* g5 Z
  4.    input clk,+ z2 |- [& I- [0 K7 \' ^' q+ p9 H
  5.         input    emifa_clk,    // 时钟                         # P6 k" N& m7 ^0 r( X! S
  6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  (与异步器件片选信号相连,只在访问异步存储器时有效)      
    & K+ H0 A! O" k+ j0 c9 `( {9 w
  7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚          3 @  p$ ?, n- i$ o  b
  8.         input    emifa_we_n,     // 低电平有效写使能引脚      
    ) W/ {3 @. T" Y
  9.         inout    emifa_wait0,    //等待输入引脚      
    9 [! J; N. z. I6 J* s+ f, ?
  10.         inout    emifa_wait1,             ; T& c( h* ~/ u; m  Q/ F& ]
  11.         input    emifa_ba1,         // EMIF存储区域地址线 ,当与异步器件连接时,这些引脚与EM_A引脚共同形成穷到器件的地址。            & [3 ~  k6 \- o9 s5 Q: G
  12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    . w+ q  r  e9 M7 k; x! S/ Y
  13.         output    [15:0]emifa_data   // EMIF 数据总线/ w' @0 w: l4 R% x9 B( |
  14. );5 t2 t1 [7 f" {, M1 s' f
  15.         
    0 @* h# O7 V( a0 _
  16. /****************EMIF Interface****************/        - P5 e; I* z: c- g+ _
  17. //信号声明0 e# f0 e2 B  {- U% P
  18. wire emif_clk;4 }: G9 L5 q. g; W7 B2 |1 R: q- e
  19. reg emifa_cs2_reg;      
    & v, e1 d4 O: b  s$ k
  20. reg emifa_rnw_reg;     
    6 `' @* C+ a) ~# \9 D- z
  21. reg emifa_oe_n_reg;    2 S" ~" s& W3 `
  22. reg emifa_we_n_reg;   
    " |8 a; V7 S5 g2 m3 W1 _
  23. reg emifa_wait0_reg;   
    , V  v: ]) T  ?; z
  24. reg emifa_wait1_reg;  - j/ W& {8 x% T! {8 O' H" E& |
  25. reg emifa_ba1_reg;     : N& s% o0 g* M- X9 A
  26. reg [13:0] emifa_addr_reg;      ) K: t. N/ B2 x2 {
  27. reg [15:0] emifa_data_reg; 2 {# M( s3 E4 T8 U2 b! l/ X. T, m. Q/ t

  28. ) P& ]. F# O  I, W+ M& P
  29. //元件例化
    " V9 x. u( N$ O4 E* l
  30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    # t1 l1 ]6 v& E, S4 i1 g. F
  31. //寄存器赋值
    5 K4 Q/ B' F9 O! B  R" d
  32. always@(posedge emif_clk)begin
    , i% B/ S* y3 ^. \$ V
  33.                 emifa_cs2_reg       <= emifa_cs2;' m: t5 J/ [0 m- i$ W) O- g3 O
  34.                 emifa_oe_n_reg      <= emifa_oe_n;
    3 O7 T# t9 q0 ]; M+ \' n; \' M
  35.                 emifa_we_n_reg      <= emifa_we_n;
    8 I* E7 Y1 A. t8 M* ~
  36.                 emifa_wait0_reg     <= emifa_wait0;9 X% n7 q* o/ U2 d* w$ P
  37.                 emifa_wait1_reg     <= emifa_wait1;
    1 w& b# t. m0 T! F7 x9 Z
  38.                 emifa_ba1_reg       <= emifa_ba1;2 x1 o% H: v" S9 _
  39.                 emifa_addr_reg      <= emifa_addr;- B  n4 H8 n/ p6 v7 S
  40.                 emifa_data_reg      <= emifa_data;! p5 N3 z% Q; C9 B7 ^4 h- {( @0 Y
  41. end2 u, q9 x3 a' O
  42. ( k- T8 M( E4 e2 I/ _2 t
  43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    ( @& r0 I+ A( |
  44. assign emifa_data = dpram_douta;
    . t% Z' P- q* g/ f
  45. 4 ?7 T, _4 k# {" O% p8 B& b( u# c
  46. /****************Dual Port RAM****************/) W* J2 M8 D9 D5 d5 l8 G, h. m
  47. //PORTA7 r! c3 N) A4 D# J) w
  48. reg  [14:0]dpram_addra;         K& f3 ?& ]! Y! ~3 Q2 F) @" d% b
  49. reg  dpram_wea;         
    , w! G' r+ L; a; s
  50. reg  [15:0]dpram_dina;      
    ; ~: o  x7 ]& c2 d% p( x' h+ G' k
  51. wire [15:0]dpram_douta;           
    , m7 V+ w' a( E9 i2 l6 z+ T8 z9 H- ]
  52. //PORTB" F& j, w" v; j( h
  53. reg  [14:0]dpram_addrb;       " L4 |/ w9 j) J- M9 i
  54. wire  dpram_web;
    0 [! E+ I+ S, j% N! n7 E( t9 @
  55. reg  [15:0]dpram_dinb;7 d  c2 u# b* t/ \8 o
  56. wire [15:0]dpram_doutb;
    6 }  P$ T: C; A
  57.    1 i" s- a+ q* o. k  w6 ^/ P
  58. //元件例化* y+ u5 }. L8 ^; ^! Z
  59. dpram dpram_unit(5 m2 m& u: a% N( [8 s
  60.   .clka(emif_clk), // input clka
    * G  [# q7 j( u+ l. Z7 F; ?
  61.   .wea(dpram_wea), // input [0 : 0] wea
    $ O5 {9 U5 U# V# o$ j' G) v* C
  62.   .addra(dpram_addra), // input [14 : 0] addra
    + w+ |1 \# B% Z! H) n0 I+ |& A
  63.   .dina(dpram_dina), // input [15 : 0] dina
    % M# h7 V% |' _& H- r
  64.   .douta(dpram_douta), // output [15 : 0] douta* ^# S! L2 B/ Q' m8 {; y# F
  65.         //clkb                  => sys_clk,# w$ K0 F9 J, v- ]# `5 F
  66.   .clkb(clk), // input clkb
    * h3 y$ N6 [( r8 E  P
  67.   .web(dpram_web), // input [0 : 0] web
    ) x3 o4 Y* f/ O
  68.   .addrb(dpram_addrb), // input [14 : 0] addrb8 K6 n3 `3 f9 i  W. K7 t" w
  69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    7 j" @+ W+ m2 p/ f5 Q: F, u  M
  70.   .doutb(dpram_doutb));// output [15 : 0] doutb)$ v7 R& o8 W, A1 e: H
  71. " @- c9 P+ e$ u" C/ O: ?: p
  72. always@(emif_clk)begin7 J( Y7 a9 v& j% |: w$ H7 R2 |
  73.                 dpram_wea             <= 0;8 X/ o! f* K% T5 s% h% f
  74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    ' R, Y8 _! }+ v* j' n* ~9 e& |
  75.                 dpram_dina            <= emifa_data_reg;
    8 K" k) [! ~" F: P5 B' r+ @
  76. end
    ) @, r% p4 g, Z) M: v
  77. assign dpram_web = 1'b1;
    4 e4 ~, K# o0 _( D6 q

  78. " p5 t& @9 K) ]* \" y/ }8 u
  79. always@( clk )
    : f( R3 ~; k0 ~" {2 l* g! {
  80. begin
    & z! G, t$ I1 x+ x( W1 Y% y0 F
  81.         dpram_addrb  <= 100;
    1 U7 Q: h$ w) V# Y6 J
  82.         dpram_dinb   <= 16'd2048;( ]. j6 E& c: }1 K. V2 c
  83. end% W" i$ n/ A# U* _, v
  84. 4 n6 a: a# |; K2 _) E7 M
  85. endmodule
    1 @& D  Q% _! R5 I, W1 O

  86. 4 r0 M) N( g8 v+ K* }3 d
复制代码
嗯,谢谢,这个懂了,但是读出来的数还是不正确,fpga端具体代码如上。$ D6 m- v/ {  @  e* z
这段代码相当于RAM的A口只用来读,并且dpram_wea一直置零,RAM的B口用来写入一个数据。9 }, b  s( F0 _8 D
代码下载进FPGA后,DSP端先注释掉向fpga写入数据的部分,直接读取,读取的结果都为0,包括  dpram_addrb  <= 100;这个地址下应该的2048.
, \5 n: E9 L& Y. ^+ {然后把注释去掉,DSP端可以正常的写入数据并且正确的读出数据,但是我的FPGA端已经将  dpram_wea             <= 0;这里置零,是没法写入的,所以对于DSP端还能照常写入读出产生疑问。
( c' A: Y  ~! z8 Y2 j
/ R- t) B( Z( Q. E5 R9 y  k
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 楼主| 发表于 2015-4-20 17:31:45 | 只看该作者
Lewis 发表于 2015-4-17 10:10
* i0 N8 [1 d# j( BEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址; X2 ~' t8 `+ f* y4 L
...

2 n0 {3 c  U! W% P0 v* u6 _. ~) i我的硬件平台是:TL138F-EasyEVM(浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核)$ c  D5 X2 y4 g' J8 J! Z) R7 F$ B! l
调试例程为:DSP端:EMIF_FPGA----EMIF总线FPGA读写测试
! \* t0 g8 }9 o- i& K9 d                    FPGA端:emif_test
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 楼主| 发表于 2015-4-21 19:19:07 | 只看该作者
Lewis 发表于 2015-4-17 10:101 ~+ ^1 y# w( }
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
/ Y2 M3 L8 Y3 I ...

- l) _2 y1 m1 k% {. }9 b还望版主指导,卡了好多天了,原理都弄明白了,就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据,还望发一份程序给我。谢谢了。
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发表于 2017-8-12 10:01:33 | 只看该作者
楼主你好,这里你弄出来了吗?
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