FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
0 E9 u& Z% w" |' t! }+ Q

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
$ E% V* V7 y- h7 e# o+ c
+ F: e2 n" h' K3 c

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

' `% n9 f3 Y' @* s, }  G/ i- H. c9 s" xFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   " K' H, N/ h2 i$ B
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   . v9 |' L, y; i, _
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   $ C1 _" D8 y( p9 q; t, w, S8 I
9.         inout    emifa_wait0,    //等待输入引脚      
   7 N: _" G# [& ^* }
10.         inout    emifa_wait1,            
    ) v; A+ ]% [& l# |4 Z" k3 r: ]
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    ) E* f: h/ m$ B* B! v
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    9 k) R) D8 e1 O2 C% M8 H
13.         output    [15:0]emifa_data   // EMIF 数据总线
    ' g- l4 m! B& D# c# c4 _7 P# Z: p. b
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    . X$ `# q" E4 t* |, m
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    " y2 S- {3 O" z% i
20. reg emifa_rnw_reg;     
    7 E; K( \3 J7 d' s2 t& X. h2 @
21. reg emifa_oe_n_reg;   
    7 l5 Q9 [& `6 X+ I* {3 _/ Q2 C
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    . v$ _$ p( b% _, b# u
24. reg emifa_wait1_reg;  
    5 G2 ]  R) _/ o8 p/ s
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    / K! N3 J; m3 R" R3 q- ?! F
27. reg [15:0] emifa_data_reg;
    
28. 
    - c5 P& H$ I+ W- ?+ k! [9 N+ o! c
29. //元件例化
    " r' T) Q9 T* N& m
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    ( ]& \7 N: b% q
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    2 |% c0 }5 v% b: m
35.                 emifa_we_n_reg      <= emifa_we_n;
    . s0 W* U; F* t3 `  X3 u+ J: o
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    % x0 L0 C# A+ n; O# C
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    + g# G- o  G5 @3 w& \3 ?8 ^
42. 
    * ]/ P: B7 f$ T( _: e0 p
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    1 v4 ^( a9 |8 k! s" N' y: X; d
44. assign emifa_data = dpram_douta;
    % j9 m& [+ |. s7 U/ F! N
45. 
    ! G! J/ ]: @% U9 y
46. /****************Dual Port RAM****************/
    
47. //PORTA
    7 k3 N  F( w4 a% ]7 Z
48. reg  [14:0]dpram_addra;      
    3 ]& i. g6 X2 J1 a5 ~6 X
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    5 F9 v' _  L% a; \3 z  m! O9 x
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    0 m8 O: S; _7 v9 m% n1 ~
56. wire [15:0]dpram_doutb;
    / y# h, V( G+ S) O5 z6 n
57.    
    1 Y" Z' a8 Z- g$ l) C( z5 r* g
58. //元件例化
    5 [, r8 [5 _) M& G7 |3 m1 n# C+ a
59. dpram dpram_unit(
    , f" ?  S, o9 Q4 y1 B  g
60.   .clka(emif_clk), // input clka
    " E- G$ W8 a- Y0 ]1 L; ?0 Q% n
61.   .wea(dpram_wea), // input [0 : 0] wea
    & ^$ Q( u: r/ _7 L4 a
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
      R' [! I9 O" V( f5 z
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    # \' s8 y% O: `& J' N2 b3 y
66.   .clkb(clk), // input clkb
    . Q3 L1 b' i9 p" O1 U5 s# {
67.   .web(dpram_web), // input [0 : 0] web
    % Z; p, Y$ ]+ f9 {3 f1 H0 N
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    . k) _, F/ t- D; b. X9 W
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    9 k8 x8 G% E* Y5 o6 W8 h' z
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    ; _$ ]6 d+ n. Z& q
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    ! Q) c' l! O5 J$ k/ z9 w3 S, c$ R9 ^( C
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    , A% G* m$ v' U* Z/ G
85. endmodule
    
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
- X  q7 N6 m: g& k! k$ N4 z这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
: N7 _1 n# D2 J' w" o代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
5 M6 _, h2 _$ r+ g$ }( d然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
. r( V3 E5 T9 E# g. C

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
9 N& [2 _2 q4 r ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
* V" s  q; P* BEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1 C0 m0 ?; y. ~: C/ h7 H% C# `6 F还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？