FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
  W8 ?8 t1 r8 T% C( L) ~
4 v, @+ ^6 X* f+ R7 k6 t$ ^

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
  w8 t0 Z- e" t. c ...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   
4.    input clk,
   . a; @9 G( D  |3 J" f% @9 X8 R7 {
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   6 @& i. W- t8 u+ h
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   : ?1 M4 k4 U. C5 t
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   0 x3 K* O" W# ^, R' n+ P1 @
9.         inout    emifa_wait0,    //等待输入引脚      
   : Q2 H' ^2 y# @
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    1 G4 k2 D- n+ x( U9 x
15.         
    9 n6 _. M" V1 B4 @; S) p
16. /****************EMIF Interface****************/        
    3 D4 ^$ ^. }; A- B1 v
17. //信号声明
    * t! j/ S! d# a
18. wire emif_clk;
    8 V$ B/ d$ r" X, c( }* G9 V
19. reg emifa_cs2_reg;      
    4 l2 h1 |. r) n
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    $ u0 _: F: [5 _2 A' R
23. reg emifa_wait0_reg;   
    . K$ d% m: S) A' W9 J& K
24. reg emifa_wait1_reg;  
    , W# D# |- t# |
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    $ H3 e+ B7 m8 M8 U- f
27. reg [15:0] emifa_data_reg;
    " Q" _6 Y4 T9 g. r
28. 
    0 F7 q: \6 g* g6 ^! Y
29. //元件例化
    3 i0 O/ o& O6 i4 F; ?! c
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    1 V% E* V) A; J! H3 h
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    & J0 a9 n2 {2 c7 }
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    # `/ t6 O  E5 q- q' P& b
37.                 emifa_wait1_reg     <= emifa_wait1;
    ' j2 K/ U. f- i; @# K
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    " I3 ]4 u( p* b2 c% c# h
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    # G3 ]5 J9 e, N) c5 ^8 n3 O/ r
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    
45. 
    6 \$ c0 }8 y1 _+ G3 o' Z1 V- _
46. /****************Dual Port RAM****************/
    $ p; z, s% w2 [% c# N
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    5 H" @4 o+ W! B: r) y8 }
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    2 l1 `! q  _8 j4 J9 a
55. reg  [15:0]dpram_dinb;
    - K8 n# N9 O; L" c: y
56. wire [15:0]dpram_doutb;
    * @5 O% f2 S; b- L5 \8 I! g! d7 b0 s
57.    
    
58. //元件例化
    & J1 q7 P% u4 l2 Y( {
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    , q8 ?& ~% T# ~5 {8 K) I$ {( c
61.   .wea(dpram_wea), // input [0 : 0] wea
    ! P2 e# c$ }5 U; B5 q
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    9 f# s& g: f" O9 l2 F7 a2 f* o/ O
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    " c! {& f% |: A. n+ z
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
      w) Z) Q) z4 |$ p- L! N; V1 w
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    * Y! K- U& T" h5 A7 b
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    " G- _! k6 U3 p! `6 v+ V3 v" {0 `
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    % k, s+ x  t+ Q3 |0 c
71. 
    ; z& {2 |) d; D1 F+ u! ?$ H+ X
72. always@(emif_clk)begin
    3 x& }) U- u+ ]3 g1 u
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    ; _) r2 e: m' H  j! V
75.                 dpram_dina            <= emifa_data_reg;
    7 f6 o2 k; u4 g! n4 ?* ]6 ?) t5 J
76. end
    " a/ ~( `# f" I
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    
80. begin
    1 _( U. N. T0 X2 H! K
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    ' x- N  i' B4 @( ?& |8 u& Y
84. 
    / ~+ U4 v( d; M0 E% e
85. endmodule
    
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
1 h! v2 d  K% g6 n这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

5 p. m  _# l, z% |& L

水瓶

Lewis 发表于 2015-4-17 10:10
: h" k0 S: A4 w. d6 X8 eEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

, M+ ~5 {+ c% ]( j, V6 P我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
6 m6 u" ~  \, x1 o7 A调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
% A/ ~: w9 r$ j  K% [! h# I                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
# |7 ?! Y7 g# s/ [) x$ {9 {# M1 tEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

5 s  B+ y2 l8 B$ C) k# I* a还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？