FPGA与DSP通信问题。

水瓶 · 发表于 2015-4-15 15:06:31

1、我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com

Lewis · 发表于 2015-4-16 09:51:44

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

Lewis · 发表于 2015-4-16 09:55:21

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶 · 发表于 2015-4-16 22:14:25

Lewis 发表于 2015-4-16 09:554 {, M- E* ^8 f% G9 t" O. U# f' S/ ]
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis · 发表于 2015-4-17 10:10:29

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF 其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶 · 发表于 2015-4-20 17:17:38

本帖最后由水瓶于 2015-4-20 17:24 编辑

Lewis 发表于 2015-4-17 10:10# a: d9 e; R! z' [/ z8 N2 W9 B' z. m
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF 其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
" V+ _( T) p) G' j- @- s) V& V ...

`timescale 1ns / 1ps
; n3 c3 r" K1 r- Y
module emif_test1 E9 n4 W. g d1 x8 c9 V8 e
( ' N f' w& A) x' a% w
input clk,7 A& W; z8 w( ]% ?! }9 I
input emifa_clk, // 时钟
6 u& U$ V8 F* w. T
input emifa_cs2, // 低电平有效异步器件使能引脚（与异步器件片选信号相连，只在访问异步存储器时有效）
+ E* `8 P4 x' K5 d- x: F
input emifa_oe_n, // 低电平有效异步器件使能引脚
$ y& z3 z& e- i# _
input emifa_we_n, // 低电平有效写使能引脚 0 O( h$ w& Z6 w8 H# K/ v5 g) N
inout emifa_wait0, //等待输入引脚
- L9 `% k2 |1 B) y5 W; p
inout emifa_wait1, 2 b/ v, O. [: `" d7 [ v
input emifa_ba1, // EMIF存储区域地址线，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。
2 J" V! `" Y* V! c/ ]
input [13:0]emifa_addr, // EMIF 地址总线 & X( G/ L+ v3 c( l( a7 O
output [15:0]emifa_data // EMIF 数据总线
; K# q; f, A3 m) r& x4 ? c9 f( D
);
9 x$ v# x0 z6 B% _- r
9 o5 B4 N% p0 c% B6 x1 W& }$ b
/****************EMIF Interface****************/ 8 ^1 {/ @! ~2 X3 M0 c
//信号声明' }/ x* T6 h/ s0 U6 p- r6 p3 b
wire emif_clk;+ }4 n& ~. y$ n+ |( _. t" \1 a
reg emifa_cs2_reg;
. g1 ?) b2 l* T% [. h& G
reg emifa_rnw_reg; % H6 H4 S; P* X' C8 t5 ]
reg emifa_oe_n_reg;
# d. p3 ^6 r. S/ s+ L" |
reg emifa_we_n_reg; ' Q7 S1 M. T/ F K
reg emifa_wait0_reg;
+ Z/ K- `" x. ~' [8 Y# E
reg emifa_wait1_reg;
* l9 U8 B% x0 h+ u+ A0 G
reg emifa_ba1_reg; 3 v9 I: C+ |- Y) J# D9 Z
reg [13:0] emifa_addr_reg;
5 ]# `/ X& u R
reg [15:0] emifa_data_reg; ( E) Z7 Y4 _. O" M# f7 \
( q7 ?( K3 |8 v
//元件例化& a& [2 @7 k1 R5 @/ [
BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));- Q: i) o5 X1 P6 P$ K" @4 O! |; I
//寄存器赋值
9 x5 K% b- t1 H1 s
always@(posedge emif_clk)begin/ Y' R1 j! @8 m/ U
emifa_cs2_reg <= emifa_cs2;
9 L8 x& b( X2 r/ I
emifa_oe_n_reg <= emifa_oe_n;
`" y; u( ~6 u3 `% D
emifa_we_n_reg <= emifa_we_n;2 r9 i- R* ?7 K2 O' {: A
emifa_wait0_reg <= emifa_wait0;
+ m4 B2 V" ~- b% [+ e
emifa_wait1_reg <= emifa_wait1;/ [$ V% V+ ]4 P( B. J! r
emifa_ba1_reg <= emifa_ba1;
: y; S9 ~6 ]# |$ K G
emifa_addr_reg <= emifa_addr;& z- p7 c7 c/ j8 v! Y8 b$ Q
emifa_data_reg <= emifa_data;0 c" M+ }% G; E* K
end
4 B. c! ?$ A- C; s* A" L5 Z
1 W6 K, J: o( x9 r2 ]$ y1 @: \% O; k
//assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
2 p- [9 e# H( J! Z1 f5 m
assign emifa_data = dpram_douta;
4 ]5 h' Y0 W3 ~3 {4 L k/ `
' j+ l; |1 }( l9 \. K! g, [! p* \/ ?
/****************Dual Port RAM****************/; U _; m' \0 X6 S6 `
//PORTA4 i0 X: N& k( j$ @5 a: D
reg [14:0]dpram_addra; 1 p+ J- L) m# \5 n/ H- p3 T% L) U2 r
reg dpram_wea; " \% w, Z: U# r
reg [15:0]dpram_dina; 1 c- M( k' h3 ~+ A$ m9 W0 p7 L
wire [15:0]dpram_douta; " L# {0 k5 c2 q/ Z5 X
//PORTB
. C1 G4 N4 {- z4 p) O w+ i' ^( I
reg [14:0]dpram_addrb;
* y$ U! Q6 T Y5 }0 v: D
wire dpram_web;! |4 |) j/ {' |6 ?2 T# Q. }* X) Y" r
reg [15:0]dpram_dinb;' K7 m/ l' b; u2 W: K! S
wire [15:0]dpram_doutb; ; _/ y$ i, N: H1 O- Y% ]6 l
. N- V# Y$ p0 w0 [" z
//元件例化; l3 Z' ]- T, }3 [4 w( \
dpram dpram_unit(
" x# }. [" Z) ?8 l2 m, P6 Y! f& G
.clka(emif_clk), // input clka2 d2 y/ A1 a7 k) f
.wea(dpram_wea), // input [0 : 0] wea% j# J- K" f5 B4 L9 N0 a' w
.addra(dpram_addra), // input [14 : 0] addra
% j/ ~2 P- r* @6 X' x: C
.dina(dpram_dina), // input [15 : 0] dina
6 u! C) h$ s" `- D# A% {
.douta(dpram_douta), // output [15 : 0] douta
5 d4 P3 _/ O# v. L
//clkb => sys_clk,& @* k$ h: p: E0 P% W% x
.clkb(clk), // input clkb2 Z7 p2 p, l3 D& e- O+ d
.web(dpram_web), // input [0 : 0] web
2 |1 e2 D/ q4 Y L3 N6 A% Z+ b
.addrb(dpram_addrb), // input [14 : 0] addrb. t. X# d* s8 H, G& q
.dinb(dpram_dinb), // input [15 : 0] dinb9 g8 g# t5 c) z# S( C1 {
.doutb(dpram_doutb));// output [15 : 0] doutb)
+ J2 S; m# V, v" ^" x& F+ M
) C" O* ?+ b' v/ t! f) j6 i
always@(emif_clk)begin: Y$ A$ N0 A1 D
dpram_wea <= 0;5 ~/ ]; M3 k; `7 }2 N4 G
dpram_addra <= {emifa_addr_reg[13:0],emifa_ba1_reg};. D' }6 c- R( W+ U+ d
dpram_dina <= emifa_data_reg;3 Q6 Z1 |! f$ q3 b9 T
end/ ~0 L0 f; x; E9 \7 u/ S8 K
assign dpram_web = 1'b1;( v! k- c8 H4 }; \/ _
1 R! H3 J5 e% w8 q; X9 K
always@( clk )
- `+ q* V& B$ F# @: _: I7 ^0 M
begin s2 r) A8 t/ z3 u+ {
dpram_addrb <= 100;7 a0 f" M1 f' s, J& S
dpram_dinb <= 16'd2048;8 G% B7 S& `, v9 y' _5 X& G1 J
end
}5 d# E0 n3 |" t" C3 W
" g/ G2 G) }9 @+ n
endmodule1 O. ~9 S6 k. m/ }, ^
: B5 d4 Q5 U% G* H7 T

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括 dpram_addrb <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将 dpram_wea <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

水瓶 · 发表于 2015-4-20 17:31:45

Lewis 发表于 2015-4-17 10:10
3 J. }: [ B) R$ ~) H* E/ V! s7 F1 {EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF 其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
' L- W8 a4 @/ |! W7 j1 P ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
FPGA端：emif_test

水瓶 · 发表于 2015-4-21 19:19:07

Lewis 发表于 2015-4-17 10:10
H. D0 T# B, n0 U+ s2 h" t4 c6 jEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF 其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
( s7 D% Q/ I0 a- `4 b- x/ S1 g8 @ ...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305 · 发表于 2017-8-12 10:01:33

楼主你好，这里你弄出来了吗？

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