FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

3 S2 n0 V; u4 q邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
3 P6 ^" t+ e& l& s4 ~% F! `
1 Q2 \. z, t1 l# b

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
- f) N. s/ W# t/ h2 T还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

' l2 [- K' P  r4 i2 s! X$ `

Lewis 发表于 2015-4-17 10:10
2 [* C7 J+ @+ h( @6 ~  J% kEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
6 {& X! _' ?6 D$ j5 j5 o ...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   8 G3 m5 r- s2 Z
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   " Y5 z8 m- t$ o  s$ V) ^! O3 W
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    " m, O6 h* u1 f- j
15.         
      h$ Q) h( t, s# f: ~3 w/ A
16. /****************EMIF Interface****************/        
    , U7 u# c# N* m3 @6 z6 \
17. //信号声明
    
18. wire emif_clk;
    6 ~* |% o0 w9 Y2 [  @& e
19. reg emifa_cs2_reg;      
    8 L, Y. r& f  ?
20. reg emifa_rnw_reg;     
    7 G7 T0 {7 p1 z
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    9 M, D" p* ^! N- T2 a! }9 |
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    
29. //元件例化
    8 h* A5 A/ g4 D, p
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    : }3 A: t0 d# X$ @* p& t! e$ k
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    1 c9 b0 l  V6 l; @  T# B$ g
35.                 emifa_we_n_reg      <= emifa_we_n;
      ?/ J. d2 s2 D* n' ~
36.                 emifa_wait0_reg     <= emifa_wait0;
    ( U  u! a$ u; r6 P2 y: i) D3 I& A0 q
37.                 emifa_wait1_reg     <= emifa_wait1;
    " K- t: s# L6 s, c+ O
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    ! u% k+ Q8 f  ^) j
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    0 s& ^# X0 B; g
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    : _9 f& f3 S& K( c
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    ; G. `5 T) @! p: |: ]  l6 z/ s6 K
50. reg  [15:0]dpram_dina;      
    + W, Y1 b" E; l7 y  y& L; h
51. wire [15:0]dpram_douta;           
    . |: s8 G3 n. p  c+ X( x) O
52. //PORTB
    ( @; X3 ]; K( X& w  s
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    5 a5 W4 Z5 L2 u: P2 W+ {
57.    
    5 `3 f6 W& O+ y7 c6 J' R4 ~2 @
58. //元件例化
    
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    9 S* y* T1 c( f) R
65.         //clkb                  => sys_clk,
    ) p! a4 d; S) _1 e4 X: b! p! S
66.   .clkb(clk), // input clkb
    # _' Y, L. `* b, e# g$ r
67.   .web(dpram_web), // input [0 : 0] web
    8 a/ }) @6 q$ \; I; y8 h
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    " E' I" S, M; D# g2 m
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    # ^0 V3 {( A! C! y
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    2 N9 \9 j5 R- s5 |
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    $ _# j4 g- X4 R
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    ( r/ l- c3 s  O4 y
75.                 dpram_dina            <= emifa_data_reg;
      n2 T% }& I5 E6 q; y+ K. J
76. end
    7 d) D& s/ h! X' k0 ?. ?
77. assign dpram_web = 1'b1;
    7 c6 H1 g+ x& }) _( ^+ }" p
78. 
    
79. always@( clk )
    4 a( _) s" T) I& n# r
80. begin
    " p7 }0 L" x, u" i  ]+ _. A
81.         dpram_addrb  <= 100;
    5 U4 e- ]$ Z0 p3 A, W9 A! y: D
82.         dpram_dinb   <= 16'd2048;
    8 }, i6 ?( ~/ c3 _/ U: s+ u
83. end
    * D+ g, a) l) V% Y- X& U
84. 
    " E7 \6 t) U+ z7 W
85. endmodule
    
86. 
    1 B/ @3 N. `5 g% }4 e

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
4 h0 K- j" E, U这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
" l( ?7 s9 t; B  A% e& N/ h: @" [3 Z- e

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
& Z; `* V& G3 S: m( N ...

& C, E5 P1 ~, Y6 W我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？