FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
3 t5 r9 i: U! V  K

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
* l8 v* W$ K% ]: j" K
' g' D1 E: @: A  g" }2 j

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

' U( u" K# w1 U3 E2 M; IFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

% ]1 j2 r( M2 ~2 H: o) L8 N$ NEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
0 D" x0 G6 I9 s3 }) a# r9 w  h

水瓶

1 j$ C) F5 m7 N

Lewis 发表于 2015-4-17 10:10
# k9 o) }: m( h/ \2 x& iEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
' ^6 C8 J, S9 U0 }4 F) O ...

1. `timescale 1ns / 1ps
   7 `3 ?( u9 j* @
2. module emif_test
   
3. (     
   : |) B7 L4 Q' Z1 O# }
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   ! P' V" C% ~0 i0 J7 N  _% W
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   6 D( p( Z. c0 `% V$ L" i
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   8 O! D. ^$ K0 A
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    6 `$ x0 z+ [) h- w; t4 L
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    3 x& l/ Q) n5 B2 H' w
14. );
    : q' j7 Z" f: g) V8 T
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
      }1 x; u0 M2 ]- T1 ]2 C
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    8 P0 A5 I3 R' ?1 V6 t  F6 |
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    9 C/ B; z8 x7 Q8 B. N
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    , F* K  M' h! D- v
28. 
    
29. //元件例化
    ! j8 w" M4 t. C  N
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    . K( g% q$ ~! \$ ~) v) a& X
32. always@(posedge emif_clk)begin
    ' m0 ~" Y) }" `5 o  I/ Y
33.                 emifa_cs2_reg       <= emifa_cs2;
    7 R7 d+ B, y, O" o+ E: y8 [" W
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    8 `+ A2 x* E) K
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    # w# b+ ~/ v& o, ]1 R
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    # }" o" [7 V7 c/ b
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    / r, ^( m+ o2 G  |
53. reg  [14:0]dpram_addrb;      
    $ @8 W5 r6 K8 {4 @) ^
54. wire  dpram_web;
    ( z* D8 Q( b$ q
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    
57.    
    ( e; f2 U. Y  x
58. //元件例化
    ( {1 E# M. R7 r- A. j
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    ( p( g) @# C3 D; m! u6 w
61.   .wea(dpram_wea), // input [0 : 0] wea
    ' h8 C& ]8 D6 {$ r: k( ?7 `) N
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    + b/ l$ F, X0 n2 y) X8 P3 S
64.   .douta(dpram_douta), // output [15 : 0] douta
    : ~% y8 q4 H; F
65.         //clkb                  => sys_clk,
    3 W3 U4 ?' V5 M. Y) [$ E0 t9 u
66.   .clkb(clk), // input clkb
    : x8 l0 ~% S+ X
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    # [  z5 O1 ?6 ?2 o5 |) _) m
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    
72. always@(emif_clk)begin
    & G& ^! ]  P. p+ N
73.                 dpram_wea             <= 0;
    # ?# r7 O4 x1 c0 w- o9 F
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    # i: Q7 `- t- }
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    7 k; r0 o7 B; _9 E# g' B2 K9 n
77. assign dpram_web = 1'b1;
    9 w! g; k7 o: }1 o- y: H
78. 
    ' p2 G. t2 s+ s3 C/ }: _* u& d
79. always@( clk )
    
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    2 c) X; I% Z7 @+ B. |- t6 p9 ~0 ]
83. end
    3 Z' n4 O3 q' G0 S4 Y( K
84. 
    ; Z: `6 _. e3 n" P+ a* {
85. endmodule
    3 b8 G1 Z! |. h8 e6 v5 l
86. 
    , C( r" `% H  z/ s

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
) R+ S: y( b+ L- _2 I代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

7 |& w, A3 T4 n1 L8 ^! ?) v3 I

水瓶

Lewis 发表于 2015-4-17 10:10
. C9 ~. J5 j! X& ]0 y* JEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
/ e, t: \6 R7 @8 D ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
; ^% z0 s. c  R* a6 Z3 ^调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

; Y' `" H: b3 a! T' H还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？