FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

. T0 C; s) r# j2 d邮箱：604285180@qq.com
4 u% J8 W+ B1 D0 K$ I9 q

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
7 G; b4 Q2 Z( w3 M5 ^2 {% s+ E还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

* U) V3 f4 Q( v5 E! S7 }0 p9 P/ P

Lewis 发表于 2015-4-17 10:10
8 G/ }5 D* m; Z- w1 q5 bEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   / q2 D  Z4 ~3 [5 p3 F: e" p2 W
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    + J& ^1 G. u* L2 ?, U3 n
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    ) G" m4 B) |9 ?
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    , s: L  c! C; {$ ^8 P3 a0 r
15.         
    $ t% _6 v9 m" b  Q. d$ N  v
16. /****************EMIF Interface****************/        
    - B6 p5 d; F. l5 H& }2 `) E
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    5 B! E8 j9 G* m9 y6 b
21. reg emifa_oe_n_reg;   
    / C; B8 X6 e3 ]& M
22. reg emifa_we_n_reg;   
      R3 Z. ]: k) e! {) K) V9 y$ @
23. reg emifa_wait0_reg;   
    " C4 B) `0 H% Q* z; C
24. reg emifa_wait1_reg;  
    + u& v' j$ z9 m( o9 p
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    ( T; z# D6 M* U0 a
29. //元件例化
    2 u  Z: J, }8 o* L" y5 w, ?% ]
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    ' n8 n4 y6 N: _2 E$ [; B
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    ! j% B5 v0 I! c, ~
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    9 C9 r1 Y1 w2 P& Z$ O, {! u
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    1 K) C, A. L8 I5 Y
37.                 emifa_wait1_reg     <= emifa_wait1;
    * c, Q* D) o; Q6 c
38.                 emifa_ba1_reg       <= emifa_ba1;
    / \# z- k. D8 [
39.                 emifa_addr_reg      <= emifa_addr;
    $ S& [0 C. h7 ~0 M7 b$ q; [" L
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    8 h$ q1 k" g% m) F; {  ]; g
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    
45. 
    6 C5 Q3 {; I2 ]7 u
46. /****************Dual Port RAM****************/
    4 w0 R' I4 t" [2 D, }
47. //PORTA
    $ m. }  h4 z# t4 `# q' b- C4 T$ o2 [
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    . Z+ m, P: w' \1 S# Q
50. reg  [15:0]dpram_dina;      
    ( T9 }- h! m$ F  @) G' W8 a
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    ) m2 f0 c! a0 q  `) l* x
54. wire  dpram_web;
    8 ^! \% ~6 T5 }
55. reg  [15:0]dpram_dinb;
    + x$ ^4 S! {! b2 D& T+ A
56. wire [15:0]dpram_doutb;
    7 T8 t; x/ Z! N5 s. N  E
57.    
    
58. //元件例化
    ; B/ T4 o+ B4 l& c* _* V' `
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    & d5 m, X* w/ f( m' K* C7 f
64.   .douta(dpram_douta), // output [15 : 0] douta
    , }: g: o, g( \( y
65.         //clkb                  => sys_clk,
    : A5 F* ^8 o- T
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    7 H  R+ t5 C( K
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    0 d, j1 m2 j6 c( o1 L
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    ! Y' _$ x- u& _& r- X; R, f8 n
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    - O) o4 Z% L8 n4 N) H/ E. a2 F
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    " \  @0 F# h" I' E  d8 {
75.                 dpram_dina            <= emifa_data_reg;
    4 ~' l$ @2 m; g% }! c* Z
76. end
    : S# e2 a( ~. b3 F6 ~
77. assign dpram_web = 1'b1;
    
78. 
    ' Y: ^4 n& O$ Q2 y1 }7 L  [
79. always@( clk )
    
80. begin
    " O1 p) H/ I% S/ |
81.         dpram_addrb  <= 100;
    / F+ x# s' b* ~8 u, h
82.         dpram_dinb   <= 16'd2048;
    
83. end
    * H, B: A5 N0 Y, ^( L& y
84. 
    # b( \& S# j  |$ N. P5 S
85. endmodule
    
86. 
    8 U0 f  N$ u0 \0 F5 ^4 m

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
0 D5 i6 o0 y7 P! X* ~这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
6 [( `! G* W+ j, F1 S2 S代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

水瓶

Lewis 发表于 2015-4-17 10:10
( Q$ p% f  V) j. R8 aEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
1 ~9 }/ j" C" B$ F: a8 H1 F" w4 N ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
  X6 W# n1 x! z- I3 H调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
9 k! N# P+ o; [- c                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
1 @* q; D( n4 U/ _( L* { ...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？