FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

  K' Q: c# U6 G3 N6 V8 a4 T邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
  ~- V9 P4 ?3 c! S9 a
7 N5 X1 E4 y# \

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

  J4 v3 @* Z6 V; z- hFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

! y" s2 W2 W4 N( L' TEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

, W/ X+ T0 Y) z

Lewis 发表于 2015-4-17 10:10
, `, l3 S, [% U6 a" ]8 _- }/ h* F) U2 {EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   6 z" x! o) ~! \
2. module emif_test
   3 R$ `( R5 F( F% c
3. (     
   
4.    input clk,
   $ \1 R2 z9 {/ L( t
5.         input    emifa_clk,    // 时钟                        
   0 ]3 X) }6 _0 f% t- y9 H) x
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   " j- r+ a5 D  g8 ~: F  N
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    3 Z+ C9 [( l* a. [% Y5 c
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    ) H8 w' h& O; V6 q0 f# o
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    . v* y& a8 |1 Q6 V+ Z9 {
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    / y: N; k  E. z
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    & E/ t7 j6 t% ]3 C; W
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    & C& G: s" ]# G5 C4 ?0 Y. M- d
24. reg emifa_wait1_reg;  
    $ H6 T& L2 ~, F! u
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    ' O4 c, U9 R+ b' H. L
28. 
    
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    " w- ?3 D3 N- M& G; z
31. //寄存器赋值
    ; j7 E5 @* X" \; E. u7 {
32. always@(posedge emif_clk)begin
    # s5 K0 j9 ^, y8 B
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    / D0 @% Y- y- ~# l! [
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    2 R, T- f/ r  G6 e9 V  x8 H- a
44. assign emifa_data = dpram_douta;
    
45. 
    1 ]* C* N( W! o5 v
46. /****************Dual Port RAM****************/
    ( u& E& m/ H1 m6 d- `, S4 L8 v
47. //PORTA
    ; v/ D" Y: u  X$ p" R9 n
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    " B5 R" @& U' Z+ X# W
53. reg  [14:0]dpram_addrb;      
    1 U+ M8 @  Y4 a; u
54. wire  dpram_web;
    9 `& N$ x' C% W% j; a6 L
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    ! G5 D1 [7 z# e' k- o: `4 |
57.    
    0 s/ ^, R* b: Y
58. //元件例化
    5 C, N& [' P/ }! }; \
59. dpram dpram_unit(
    9 a* O# Z1 A5 U& D7 A4 A; }
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    / V- V, O9 L, ~: @! C
62.   .addra(dpram_addra), // input [14 : 0] addra
    & q0 [5 _) a" G* f
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    + u1 {4 K7 u- M* [/ |$ m% O0 l
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    ; P" r2 h. L8 a0 f
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    " {+ |( Z- d2 v' }3 a; H; r
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    6 q6 q* l, x* Q2 N
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    # p  K1 b( I  P0 T
75.                 dpram_dina            <= emifa_data_reg;
    $ H$ _/ M. `) {4 X0 D  ?
76. end
    7 ]/ F7 J# d' `' r9 x* R/ T
77. assign dpram_web = 1'b1;
    5 T3 ?% G0 G' x/ [
78. 
    & P( W- S6 m: ^6 z* {
79. always@( clk )
    - y( y! m/ W  ]3 ~. ]% @
80. begin
    - J# N8 T/ v* e
81.         dpram_addrb  <= 100;
    + F0 N* U$ r* G4 K6 ?6 d2 ^3 F
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    2 Y+ Y) z7 J, @! t( m1 x
85. endmodule
    0 j4 C: V& e4 `# ]2 L' N  J
86. 
    , {- o' R* r* ~3 |' ~4 r

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
  {( L% _7 M+ v3 f这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
- `+ O9 h8 H, x( @2 \代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
0 y- G$ X6 z* ?2 u. ^6 W" }( n1 S* u然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
+ `9 i# X& v7 h3 N! ]0 E6 ?

水瓶

Lewis 发表于 2015-4-17 10:10
' I" c' {  _% _' ?- e5 rEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
9 N+ _8 K# G' u( m4 R调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

& ?) D4 }7 C9 b; J: y% J还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？