FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

) A" c2 }' U# {0 O' O$ y# y, \: s邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

5 N% I0 Q, K( n: I0 Z$ L+ C

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
- B% I9 L6 ?2 n! V( p( M3 U, [

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   $ u( c1 V: O' c7 p
2. module emif_test
   : ~1 v5 j, i6 S3 d# [" ?6 A
3. (     
   
4.    input clk,
   , v+ N% H# V  L3 y0 G, z
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    , b1 R* ?: m) Z; Y# Q; d
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    + ~5 s( M# i. w6 |
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    - g% H* x- @; U
13.         output    [15:0]emifa_data   // EMIF 数据总线
    8 R/ y; \. X3 w& C" F
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    ! N( j% ]3 e$ @& t3 j/ m% ]
17. //信号声明
    $ G# D. Z8 [4 P* F
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    , T" z! b9 Y' o1 x  G8 g
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    & R. O8 d3 ]/ ]) _  [
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    $ P4 u- E) x- T
25. reg emifa_ba1_reg;     
    6 S# H6 z* `; c" @9 l  D1 v
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    
29. //元件例化
    3 k: A1 x4 q0 s0 A* [+ P: J+ x
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    % U$ Z, w2 m; ?5 c) e8 L
32. always@(posedge emif_clk)begin
    ( d8 d' B9 r8 }% E
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    ! ^( @; [8 m( M8 q
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    8 [: M* l4 \3 w- z: ?( x% F
37.                 emifa_wait1_reg     <= emifa_wait1;
    # G) z0 B$ u: i  m" e. C8 k8 J" j
38.                 emifa_ba1_reg       <= emifa_ba1;
    # @& _& }* ]/ Q  ?2 R- h' \
39.                 emifa_addr_reg      <= emifa_addr;
    % k. J$ I! ~0 {0 a1 @" j
40.                 emifa_data_reg      <= emifa_data;
      z7 [, D) o& |# A" J
41. end
    
42. 
    ' G* [# N- @! N$ y( B2 X9 i% F
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    + S0 K0 j4 s* r
45. 
    : X. b9 t3 G1 H! R. g5 M
46. /****************Dual Port RAM****************/
    3 ?: c: t; Z% D4 T3 A
47. //PORTA
    ; L' N& `- E' L$ `5 M4 g
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    ' d5 h: D9 t) _7 d
50. reg  [15:0]dpram_dina;      
    # n  X. j! J! u0 H5 B
51. wire [15:0]dpram_douta;           
    4 _1 ?, E. I4 @
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    3 U. w  `  D0 Y  }" V" F' v: \
56. wire [15:0]dpram_doutb;
    5 w0 i! |& z  P2 d
57.    
    " a9 h' R: p$ N6 b3 [8 X. X: G" W
58. //元件例化
    $ F' U) i( S( b0 K% q1 X4 H
59. dpram dpram_unit(
    & D0 Q7 c" ?2 I& p" A4 L1 S
60.   .clka(emif_clk), // input clka
    6 d8 x/ G+ V( x9 y: ~& G& k
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    6 _1 r) v4 Z8 c
67.   .web(dpram_web), // input [0 : 0] web
    8 S5 K3 o/ O$ a4 D% |5 N1 ]9 o
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    : q6 q$ S- I. h3 M7 D: f' M
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    ' `$ \" e! E" Q/ Z7 c& A
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    ; ~- h- P1 u! h
75.                 dpram_dina            <= emifa_data_reg;
    7 h, q' u5 Z/ K; k3 ~
76. end
    
77. assign dpram_web = 1'b1;
    ! l5 M" Y2 d& G0 b
78. 
    
79. always@( clk )
    
80. begin
    & V8 e% }/ |  Z' j2 P( x( y* `
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    % {6 Y2 q4 A# f, Z/ Q8 O
83. end
    
84. 
    0 x, v9 h( W' I/ U, T; f" I& P
85. endmodule
    
86. 
    % T* Q/ Q/ b  [- t3 N. }1 d" ?1 v

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
! L) ~% v2 r$ @$ S然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
# d' Z4 @& N2 ^9 }8 }8 _- H

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
( u7 O6 H9 H. h  i  _5 m ...

; N& s1 k+ _* x. C我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
4 X7 s8 M' f4 G* P: E- P                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
2 h9 _4 J- O. U/ c% F) }6 W" E ...

5 N1 }, j7 P8 v还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？