FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
( V$ ~$ K2 M' S: [8 T

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
+ X% `; E) N# S2 A8 [5 U
; `; @6 \  C$ v+ t) z

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

9 q9 j  K) ~& I5 r5 H6 C: y

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
  x3 W  O& i: e. p ...

1. `timescale 1ns / 1ps
   
2. module emif_test
   & N- Y: p, S  f
3. (     
   
4.    input clk,
   % g: q) C7 w  e1 f9 _
5.         input    emifa_clk,    // 时钟                        
   * x7 Q1 V+ O  I. l0 F0 v
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   ( K+ k7 y. n5 s  u
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   / G$ |' o+ ~8 n' W7 Y) q9 @
10.         inout    emifa_wait1,            
    1 e; C" @4 B2 }$ j8 n
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    ( Z( t9 c8 Q7 S8 `  w
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    
15.         
    / ?$ N" `' |, s3 W
16. /****************EMIF Interface****************/        
    
17. //信号声明
      L) Q1 k+ T7 x  s
18. wire emif_clk;
    + F! ]- X, z6 I1 w& f5 H( z
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    + o1 h! `& Y! H2 ]6 I3 U9 F: U
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    0 F) r" B, a( f, \( s# P$ h
23. reg emifa_wait0_reg;   
    4 e. `: ]3 v& J% p0 A
24. reg emifa_wait1_reg;  
    8 S) A0 L' @. ]$ S: Z
25. reg emifa_ba1_reg;     
    0 j$ b- N# [3 K1 s, P+ a
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    / t, w- ?' V" U2 Q
29. //元件例化
    # ~! f- O2 ]# V! r
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    ' U5 d' p9 e" c( l2 W1 K! Y0 `; i
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    ( `% u) p4 Y) U! j) c
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    ! \$ A( M. x! i  R
42. 
    - z* o# {' l* v! u: j1 E0 S- k
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    ( U& `; ?! f& B+ Z
44. assign emifa_data = dpram_douta;
    % v4 c1 N! ^8 M2 m; E
45. 
    
46. /****************Dual Port RAM****************/
    : E! Q4 ]5 U* r& L6 e" S
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    , I+ l- A$ w/ d
49. reg  dpram_wea;         
    2 q7 @: p! z/ t
50. reg  [15:0]dpram_dina;      
    7 F0 [/ @2 W2 N/ l
51. wire [15:0]dpram_douta;           
    3 U' \$ k) d. Z, }9 c
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    # R9 u6 o3 W  ^2 P" T: N
56. wire [15:0]dpram_doutb;
    9 \# U1 u* N0 B- P& s9 b2 t
57.    
    
58. //元件例化
    . `# m+ [2 Z0 V( n) g1 C( p
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    4 o9 J; `$ U9 A" j
61.   .wea(dpram_wea), // input [0 : 0] wea
    ; W1 V0 s- v3 e/ E4 i" M4 Q: m% T8 H* Z
62.   .addra(dpram_addra), // input [14 : 0] addra
    6 @  n* Y8 q$ j/ u$ L8 j
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    0 I1 b9 s7 J' e* z
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    : _% `! |$ G& C8 L1 R
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    ; R5 L! T& ]8 _) H) |+ c
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    / ^1 g: Q9 u! L
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    5 N$ T# g0 O3 Z# a8 A4 b
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    . ^9 x4 _: C5 _* i; w2 {
78. 
    
79. always@( clk )
    
80. begin
    - U% ~& p# L, \, M: Z6 ~9 A! G
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    
85. endmodule
    ' }0 \$ y  o' B4 l9 h
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
* ~! f0 ^3 Y- U2 M& m0 h. m这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
( V+ q$ C2 i# b. ~% t# G3 u

水瓶

Lewis 发表于 2015-4-17 10:10
: d0 x1 @0 F1 MEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
  e/ z) H) j  l) J+ I7 U ...

# ]- @5 M& t1 R8 ]  f, F9 P我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
& U  ]2 ?1 p6 t9 P调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
- }2 ?$ N# h- t6 X9 a& gEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？