FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

+ W& Y! @) L) J  x& R0 o# I邮箱：604285180@qq.com
% h$ F0 h0 ?5 u$ ^

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

# ~4 H' X1 \- j

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
8 A4 z- Q5 Y# K- \* k3 b还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

4 b6 @, a2 \' s( TFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
, H& J* i! b  A9 \

水瓶

Lewis 发表于 2015-4-17 10:10
4 G/ S5 n! m2 x$ Q/ ?( q8 pEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   
4.    input clk,
   3 }/ b$ A& f7 `/ a1 F( |
5.         input    emifa_clk,    // 时钟                        
   2 l% \( W3 q+ q
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   $ x, b/ o/ j! g4 v
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   $ n" _6 w3 v2 |/ H" D5 a
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    ( H( f2 O0 A7 z! n7 z! r
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    3 C+ V2 v! A: u) [9 E4 w9 ^
13.         output    [15:0]emifa_data   // EMIF 数据总线
      g0 k, {4 R8 F: l
14. );
    
15.         
    2 L# |% S% L9 }1 j! O0 v
16. /****************EMIF Interface****************/        
    ! ]- P3 u- T1 M) f# c
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    & g9 d# t6 L1 W8 w  h
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    , W; A9 f6 U" ]! l) O# k
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    1 o- h9 h/ z, r+ ]
27. reg [15:0] emifa_data_reg;
    0 l4 a1 p" H" K
28. 
    
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    : K! u9 E+ o/ A& [
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    9 ]+ @( b- ~5 p/ r+ ?# i, e9 R0 a
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    + b; H2 b2 w; J! I+ R9 h7 s
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    8 o% O0 q7 Q' O; l; d' g4 i+ m
39.                 emifa_addr_reg      <= emifa_addr;
    ) L9 W- i- c. H3 k
40.                 emifa_data_reg      <= emifa_data;
    , O4 m: t9 X7 n" ~, Y8 ]
41. end
    
42. 
    4 R% v$ a$ B7 u+ g
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    + ?  e/ N& s# P+ s  p+ {; ~
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    ' f2 o) U) p* c, u: R) ?* r
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    6 `% p' N- T) |1 I
52. //PORTB
    8 A3 U) V4 v1 w8 _$ o$ @8 i9 q
53. reg  [14:0]dpram_addrb;      
    ! L. Y4 F4 ?" Y  A  |6 G
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    
57.    
    6 M$ h. J0 @  y. S1 {0 M
58. //元件例化
    3 c) x! T; J% J0 B# D$ s
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    ; J& e* H+ v7 b& v
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    ! ^6 I9 X% P( p) X) D' a
63.   .dina(dpram_dina), // input [15 : 0] dina
    $ `1 I( p1 z3 V# S: s+ z4 e3 o
64.   .douta(dpram_douta), // output [15 : 0] douta
    ! G4 L& d2 Y# m4 K5 s
65.         //clkb                  => sys_clk,
    % f& B' k7 L6 V4 C  e8 _  p- G* ~
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    
72. always@(emif_clk)begin
    ; G, I! w8 |  n. q
73.                 dpram_wea             <= 0;
    + Z+ h" B/ M9 U
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    * ~0 b' U. |% B" d$ Z
76. end
    
77. assign dpram_web = 1'b1;
    # h+ u$ K' A7 J8 z6 T  X' J
78. 
    0 v( Q9 W* N+ }2 j5 r% Z4 p
79. always@( clk )
    
80. begin
    , N. {% Z8 C) n( O! k! c+ n0 K2 |( L
81.         dpram_addrb  <= 100;
    & v* X9 e' |& E
82.         dpram_dinb   <= 16'd2048;
    . ~# w5 l* H( J
83. end
    
84. 
    
85. endmodule
    " C3 f; v8 |9 J$ G& ^" j
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
( _) K2 L3 ?+ @: y8 i# u% d6 ?

水瓶

Lewis 发表于 2015-4-17 10:10
9 r2 E! o6 E/ C2 x& G  C  l; u) FEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
# T  p( z$ u. P' Q ...

) P7 b+ A  J5 O7 a" L9 n- ?% ^我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
$ A- u1 e* ?% ]" J6 T调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
& N% s/ @" s7 n6 i. I( P/ x ...

6 J. Z/ \( d8 a7 x还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？