FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
1 C# |- P% C) v6 s2 w) x

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

1 X6 z$ D$ J/ X6 ~# q

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

! h/ h4 i  p& `4 J. Y( [* ^3 I7 K

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   : M, J  F7 g4 d2 y
2. module emif_test
     N+ [: b, T" L: t+ e" }2 k# p) d
3. (     
   
4.    input clk,
   8 A7 O% p' x# r& y
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   ! }9 z* {4 P' M4 N- W0 N
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   4 f7 r8 V1 q5 z+ ?& [3 W/ T
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   9 ~: |" n7 r1 Z+ l. b- S. H
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    & Z1 s6 J. P* O, N+ r
14. );
    ) t+ n. Q" C. ^8 a
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    ( r& @. W# T( M$ n
18. wire emif_clk;
    6 a7 y8 e6 `/ o
19. reg emifa_cs2_reg;      
    3 Z7 O1 D9 f; k9 o2 R
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    ( e' `8 i! J; [
22. reg emifa_we_n_reg;   
    4 G4 U  C8 O5 _' V5 L" e1 B
23. reg emifa_wait0_reg;   
    - R: c% V; o; b+ f8 a. r# i$ ?
24. reg emifa_wait1_reg;  
    4 W& ~, k) `- K( d6 O8 A8 W+ O
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    / q6 E1 ~+ J/ m
28. 
    / m; L' A0 L0 n1 {% q! M
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    - q. p2 i! ?5 h4 V* V+ e" n
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    # X/ ~: D. |) d, d- _+ F3 B. s
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    & ]/ T! Z& J! \  _
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    9 t1 Z- c" B% d
39.                 emifa_addr_reg      <= emifa_addr;
    6 O+ e0 a( [% f: h; R& {
40.                 emifa_data_reg      <= emifa_data;
    / E- [" F0 W! K7 c( d5 U! A
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    & q4 ?/ ~" N. B/ C" ]
45. 
    
46. /****************Dual Port RAM****************/
    - i/ [) z. C9 A$ Y
47. //PORTA
    1 d& X. k+ A3 S1 q/ `
48. reg  [14:0]dpram_addra;      
    . n0 r4 L1 M; Q. N" f; i% I' u; G
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    / E- X# ?; v# X% m
52. //PORTB
    4 R7 T6 x; i! H- Q) x5 _
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    & c' n; _( f) N* Z8 _
55. reg  [15:0]dpram_dinb;
    % R% j  H: s6 w& z8 `, a
56. wire [15:0]dpram_doutb;
    
57.    
    3 W2 {9 C$ k$ f
58. //元件例化
    
59. dpram dpram_unit(
    7 H1 x: E, t4 t6 G& _9 g
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    1 `9 d- Y6 X0 ^
62.   .addra(dpram_addra), // input [14 : 0] addra
    5 e3 f- B6 O, B! v
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    4 u# o7 c+ M$ m- v1 V
65.         //clkb                  => sys_clk,
    , W( i  p: l* T) A
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    ) g5 n: e1 f' ]" t
71. 
    * s9 _5 J$ u, t% s
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    & d1 t7 |2 t- G8 H& V4 i# y2 ~
76. end
    ( F" v8 |, @+ P: i9 O4 G( w, m
77. assign dpram_web = 1'b1;
    
78. 
    # {3 f+ }! X6 E$ ?
79. always@( clk )
    : Y: R. j8 g! _! v- C
80. begin
    9 ^' @! u) H$ m) O
81.         dpram_addrb  <= 100;
    " D; n5 h) ~# c1 u
82.         dpram_dinb   <= 16'd2048;
    
83. end
    1 X- p6 ^. h/ p+ e/ E
84. 
    # p8 t; h2 _8 Z, Y& @
85. endmodule
    0 W+ g. F: N( W! o) k7 W
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
& q* v- n' @' `' x然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

6 o3 e" a/ ?" |

水瓶

Lewis 发表于 2015-4-17 10:10
( \9 ?3 \0 c+ c- a( H7 o' SEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

* q+ o2 d) ~; z* g+ M! i7 @+ T我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
7 p' J: o& P+ B# G" y+ Q3 T调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
5 X2 @  S. W' L) V( S7 D* I                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
6 e( S2 o) a- G( IEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

& ~7 X4 x8 I1 \还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？