FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

. {  A7 c, `( y- O邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
$ w: Z* E; x: I0 E% P1 \

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

, ?9 k% \- k! w3 w" p/ WEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
. I( W; w* o% p* z9 S

水瓶

+ t4 d0 `# A# F  @

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   + y2 v. O' n6 {. D3 _" A
2. module emif_test
   
3. (     
   3 G. Q, S1 f8 n
4.    input clk,
   * V. ^5 v) _8 {$ W/ o7 O
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
     [5 P/ k7 p% q4 o( ]
10.         inout    emifa_wait1,            
    6 B% H. `! O* L- }* M7 t
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    ; K! B3 e6 R4 H
13.         output    [15:0]emifa_data   // EMIF 数据总线
    + T4 F& C0 ]# s' [' b8 N
14. );
    ) I+ [/ e9 z, @
15.         
    
16. /****************EMIF Interface****************/        
    6 M& B- Q* m9 ~( o- |
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    ) o, G  B$ w2 z& ^* W
21. reg emifa_oe_n_reg;   
    0 j0 W3 C: ?9 V: k
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    $ U. @& p5 z4 A; a# I' G
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    7 M7 m. p; f/ J
27. reg [15:0] emifa_data_reg;
    
28. 
    ) @7 z$ k  E$ R
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    + D; v9 D- b9 Q% p# K; g* b
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    3 x  P2 K, P* n) `
33.                 emifa_cs2_reg       <= emifa_cs2;
    ! r# t: w( `! \6 u+ @* c
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    , ]% t) i9 U1 o0 e7 D8 S. `: C0 @
35.                 emifa_we_n_reg      <= emifa_we_n;
    # F( p7 M& `# m+ W# o! k. Z0 X. F
36.                 emifa_wait0_reg     <= emifa_wait0;
    , s3 r5 i( ]$ E* [; u
37.                 emifa_wait1_reg     <= emifa_wait1;
    , {" v/ c# g8 Y1 U+ t; ^( V5 P
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    * E  w9 w2 V) P0 A3 f
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
      \/ m+ @; V1 ?* f5 S
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
    # Q2 {  C( ^6 J: ~! W+ y% t
47. //PORTA
    * k# c( y1 d& z
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    8 @& ~: Q' H5 H* h+ [! g9 o
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    ! j7 t' u$ \5 r/ N' h
56. wire [15:0]dpram_doutb;
    
57.    
    
58. //元件例化
    
59. dpram dpram_unit(
    3 N9 E" }; g3 X" x$ K1 _5 P2 T
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    + }% h6 T  m4 f5 x, m( d  T
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    , V1 z$ B% {. C, S9 X4 r
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    " `; o, @) C8 c9 h$ Z
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
      E( h; _! I: h( y  X2 V
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    8 ~; X8 C! c! R
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    - q0 M& S7 W: I5 K8 E; A
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    2 g# H4 A+ p+ _5 J8 @! t* d8 Z+ Z
75.                 dpram_dina            <= emifa_data_reg;
    4 G. j! z' M+ j) r- e* a0 V
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    * m% c/ z4 l8 [$ x( ~1 V
79. always@( clk )
    
80. begin
    8 {  {: ^# E4 G2 e' S
81.         dpram_addrb  <= 100;
    & `8 B  Y: e) Q+ g9 {0 \
82.         dpram_dinb   <= 16'd2048;
    - u1 J* U2 M& Z7 l
83. end
    
84. 
    3 y" ~5 G+ h+ N" A$ N0 O6 k5 W3 ?
85. endmodule
    
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
5 M# ?2 p% Q' ^% {5 C1 p- p( @这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
2 s4 i! D. f% p. e" M然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
# Q3 Y6 O5 n  k3 n ...

$ @2 M1 A, j- r8 n/ q; ]我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
+ Z5 ]7 m: j# Z; r: g0 v                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
; v8 L& i6 {& ZEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

  @1 B) z) W" f5 U, B# y  w还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？