FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

& |8 s: b: \# z# A邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
6 R; e3 @2 A; S( p) t

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
  f& N5 b$ R3 S" O, N还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

. ^. \- y4 H- z; P1 o. @EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
, \* O( a7 r0 I# w2 o7 z7 y ...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   - f( _( W* w" N2 p8 G! T' e& `
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   1 q# w; P% v, v
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   - I# g" M5 V- Y5 P* `) ~
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   " z8 `$ ~2 @3 }$ ]: ?
9.         inout    emifa_wait0,    //等待输入引脚      
   2 y1 T: o3 g' Q/ P! K
10.         inout    emifa_wait1,            
    ; W2 D0 `8 {" h  a% p; G
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    - V( r/ l5 Q  E. E: C7 b5 t: x
14. );
    , r% A; P7 B0 z  v5 U$ w* x
15.         
    * P$ s6 S+ B0 L8 i5 a
16. /****************EMIF Interface****************/        
    
17. //信号声明
    / Q( o9 v6 G+ P0 S# J
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    : L- {" Z: G2 P- m9 ]
21. reg emifa_oe_n_reg;   
    4 I: K! d, I6 ^/ a& W
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    % R. E: j- Q0 F6 ?! K
24. reg emifa_wait1_reg;  
    2 e7 N8 m* Y" ^' R" }
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    2 D3 g" K. C; n8 M
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    - R6 O. `6 d$ ^2 r
33.                 emifa_cs2_reg       <= emifa_cs2;
    # y( d$ C; \/ ]- w
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    ( c  _9 u7 V; w4 T  E' B
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    5 e$ m* m( m: z, F3 a: K, t
40.                 emifa_data_reg      <= emifa_data;
    * ?. x  r# Z! }) ?, O+ z& ]
41. end
    7 @) b# J( ^* s8 G
42. 
    0 q( F: {% W9 V9 N  B6 ]
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    ) N0 e' S3 B8 m. h
44. assign emifa_data = dpram_douta;
    % G6 C! L. B0 L' w$ U% r
45. 
    . O% D% A+ s  C+ T. Y
46. /****************Dual Port RAM****************/
    
47. //PORTA
    5 F7 \$ U) r3 v* b$ |
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    % y1 h% b/ r6 M
50. reg  [15:0]dpram_dina;      
    7 f$ s# K" O. y4 {6 s
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    / }; `! A2 Z' f# ~, v6 B( {
54. wire  dpram_web;
    8 f8 W) u3 y6 M/ _% ]
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    8 H  X+ P7 g" z+ k
57.    
    
58. //元件例化
    - Z- _* N* l) U  N2 l# k6 \; f2 r
59. dpram dpram_unit(
    8 @. p& N4 p  W* [8 x8 I
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    $ n( I, S' O# K. ~
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    1 q( X6 d  E5 S5 [
64.   .douta(dpram_douta), // output [15 : 0] douta
    9 O5 g3 m3 g! {  ], R
65.         //clkb                  => sys_clk,
    . P( Z+ w8 Q# J% B; M4 k
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    : H# S4 _" w# N9 Z! ?7 X7 y. J; A) j
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    " r0 y" Y. u. X/ K. h
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    7 B/ h. Z. t/ D7 C& Y
71. 
    7 ?: k/ H) s" d2 a4 R
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
      A& _- X- N7 L; ?* q
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    0 h0 W2 z3 I  ?
75.                 dpram_dina            <= emifa_data_reg;
    3 ^& t+ ~- C/ c4 g% S) T
76. end
    
77. assign dpram_web = 1'b1;
    7 V9 R9 A5 ]! f% N, a: N' ]) p
78. 
    
79. always@( clk )
    
80. begin
      M1 u! o6 b3 p1 f4 h
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    * {7 @( K. Q6 x0 n  C" N! A- K6 }
85. endmodule
    % t. K% y% a) @/ F
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
) A+ x- c% h& q2 u( n代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

水瓶

Lewis 发表于 2015-4-17 10:10
7 U- B2 K) Q. }8 J3 u( fEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
; x% |, D' O7 p ...

- L6 T# x# A5 U% H我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
/ v) V& c! {5 P/ m' m调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
+ P: X- @0 {2 P9 R4 @* T. ^                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？