FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
/ l* e! t. ^/ Z

水瓶

1 m# }4 _0 Z7 L) H2 H( k% V

Lewis 发表于 2015-4-17 10:10
, a' y$ F, c- bEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
, f0 ~  V+ s0 [3 Q7 S ...

1. `timescale 1ns / 1ps
   - C& v/ U; q% d9 ^  @' m, J
2. module emif_test
   $ e0 ]7 g6 C* R2 z
3. (     
   5 e! A) J( v( l, o: Z9 f  S
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   3 F! a% ~5 \+ O
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   8 I, U1 |/ B, x+ x
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   9 y& F5 e  z- c$ M+ d
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    + C& ^1 n* e, R5 n7 r
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    + K+ X" y6 z+ L, a% [" ~. _5 [
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    - u+ D! e8 N4 C% I; R' c5 C
13.         output    [15:0]emifa_data   // EMIF 数据总线
    ' i" s' L1 ?& L" n4 P
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    5 L$ C* R2 u4 b5 f
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    1 C/ U3 |8 l) G6 f8 K! ~. m
20. reg emifa_rnw_reg;     
    7 w+ l& G- e, M& g+ @
21. reg emifa_oe_n_reg;   
    1 {( p1 k, R3 G0 p& M" e% t& Y
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    ; L% ~# q' v$ a/ K, O
25. reg emifa_ba1_reg;     
    . N' x  }6 r4 ^1 y
26. reg [13:0] emifa_addr_reg;      
    ) J4 R8 U! r% h' B* B! v
27. reg [15:0] emifa_data_reg;
    5 d+ l& C9 q! e  O, h3 y4 ^  H
28. 
    ) R3 F- G$ T8 n" Q% D' c
29. //元件例化
    ; v1 O  w/ n/ O. p
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    9 O- ?9 n2 V$ w6 E
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    + p! G& L: t# b8 j: }2 L* @. A
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    + k/ H$ [' o. {( C- g3 L
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    ! D0 u: K. H1 Y: ^
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    " T5 V  i$ ^3 h. B% s! d
45. 
    
46. /****************Dual Port RAM****************/
    + R  m1 r9 J* }: I1 {
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    8 w3 T; G- Y! B4 R: T
49. reg  dpram_wea;         
    8 N+ W6 u, E' @1 M+ H; i. c7 t
50. reg  [15:0]dpram_dina;      
    ! i4 I4 O+ U1 R0 ]8 K; d, r
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    5 l4 K2 K4 U. s
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    3 p% q7 o+ i. n
55. reg  [15:0]dpram_dinb;
    7 u7 h2 J$ G4 @: k  r; |
56. wire [15:0]dpram_doutb;
    $ k! `% D& V/ g) G& P6 x
57.    
    
58. //元件例化
    
59. dpram dpram_unit(
    4 v! f4 U; b0 N' N# J
60.   .clka(emif_clk), // input clka
    + h5 c4 e# x7 R8 k1 [* n
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    , j; c' [& q% v+ [' q
63.   .dina(dpram_dina), // input [15 : 0] dina
    # t* E. S% @" m8 A: c
64.   .douta(dpram_douta), // output [15 : 0] douta
    - `+ V9 w( |) K+ {
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    / M( Z, P7 d9 f! C/ p9 n
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    6 I! K+ c) T9 c" {
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    + n4 D" U+ u6 t" ?) d
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    % C4 E/ d( o0 h# \; b- k
79. always@( clk )
    
80. begin
    . m) _) r" l. m, R3 O
81.         dpram_addrb  <= 100;
    ' w6 D  j) @6 d& T
82.         dpram_dinb   <= 16'd2048;
    
83. end
    + }8 }( ?$ X7 V  z' T. q9 x
84. 
    - S! z$ J( O* j
85. endmodule
    
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
/ ~/ l. `& F9 w( i% z8 f5 I+ x这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
+ e# e6 S/ B1 G/ t代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

$ u6 ?1 Z/ u; X! l

水瓶

Lewis 发表于 2015-4-17 10:10
3 i& \! T6 r# X1 v! q: R3 pEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
$ X6 X% U5 Z2 |( u5 Q ...

- y5 f9 O/ `8 t: R1 D8 h7 x我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
! Y: G: k$ Y4 T: H调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
+ g1 ?! h0 L5 j/ }8 S1 X- W! OEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

% H+ y8 K& w3 x5 _还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？