FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
0 l8 D1 ^9 X. p( }
5 ^8 R) f1 }! Z; Y

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
9 x' y/ U5 V5 Q( M# p还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

# }6 ~) p9 H! H: TEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
! D0 [3 Z) U; A4 [" z: ~. J

水瓶

) P1 t6 F: [7 O( E. J1 _

Lewis 发表于 2015-4-17 10:10
/ c& R7 W" ?- I2 cEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   - e+ I" V. u+ d, P4 _8 W. R
2. module emif_test
   - ~' D4 U. _+ P' {1 v9 ]
3. (     
   " W/ v5 S+ z: C+ ]9 Z
4.    input clk,
   8 i$ H2 r0 G" v
5.         input    emifa_clk,    // 时钟                        
   " ~7 Q: U# e& m& a, k
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   % x4 K4 z+ U& F! W# T
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   2 ^+ a& M4 h+ N5 z; p
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    8 p6 U$ F4 V  C6 e1 _* ~
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    , Y. o- X  z4 [3 x# {. U
14. );
    & W/ D- x3 z8 R0 `8 b4 d
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    9 v6 b. l  [9 M+ f4 o' ?
20. reg emifa_rnw_reg;     
    ; O, O. T; x" ~" W
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    3 X: ?6 Q6 h3 O  P
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    8 [3 }! B( M* Z% u" d
25. reg emifa_ba1_reg;     
    / P* y! U, @" a8 Y
26. reg [13:0] emifa_addr_reg;      
    ; ^' X( ?. z. U
27. reg [15:0] emifa_data_reg;
    
28. 
    8 w1 H# n6 C6 t  `: W& e3 T) I
29. //元件例化
    " Y. {2 T( t% X5 B) x
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    4 ~5 O8 O# \4 p% K; D
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    ; I: ~( w$ o  h; v4 P
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    8 q& t5 [  c8 R- V
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    ) E+ \- Q/ G7 A7 L3 N
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    ( q- H; ^1 u6 f$ g6 B9 }4 P; A$ J
44. assign emifa_data = dpram_douta;
    * f6 @; C! U% W4 J& k2 n
45. 
    3 I2 _1 u/ j5 H# T
46. /****************Dual Port RAM****************/
    & t; i, h  n+ ^
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    , @' r9 \  s9 B) V" {- c& f; V
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    / Y* i% z6 \: j# {
53. reg  [14:0]dpram_addrb;      
    % K. h7 H: J% O$ d
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    % D( e! P/ g5 C# {$ @+ S
56. wire [15:0]dpram_doutb;
    
57.    
    
58. //元件例化
    + h) A) t. Q  G: d9 ?2 X% ^
59. dpram dpram_unit(
    4 X  g, F3 n4 k$ T* g! _
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    - S4 S) x( l" j9 O1 w. U
63.   .dina(dpram_dina), // input [15 : 0] dina
    7 P6 y+ q9 r# ^5 M0 g
64.   .douta(dpram_douta), // output [15 : 0] douta
    $ |2 u1 k* u  o
65.         //clkb                  => sys_clk,
    * Z* C1 }# z, X6 c, g5 V$ E
66.   .clkb(clk), // input clkb
    9 z/ c& L# f4 V# j1 \! a
67.   .web(dpram_web), // input [0 : 0] web
    1 t- A! ]' [4 s' N% t
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    + R# D/ A  ]' [
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    * g4 \' \7 ~" d/ x
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    ) m6 A, q2 s; e; V
84. 
    
85. endmodule
    
86. 
    8 T! P! K* ~5 \

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
# I7 D& j* U! r然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

水瓶

Lewis 发表于 2015-4-17 10:10
$ s0 [- V- J! n6 x; XEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
9 i& }! _! O( u4 p ...

  B- I2 K+ }5 C& M/ T还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？