FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
( f& X$ Q$ ]7 o0 u. {. p0 x# K' b

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
( R7 i( W. @7 n2 V* t  r
+ ~% x7 N0 R# g. Q# x- S2 Y0 Z. @

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

1 J# i+ q" ?1 p/ V* q3 k' |; FFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

7 j: B/ a; X1 R0 K; AEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
9 |0 u) s0 e) b9 h# D2 s

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   " R7 Q, M$ }2 V
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   * x' B3 |( y* B7 Q+ d6 T7 i/ q1 R
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
     V& W% v% _, n0 [  c2 z& ]# ~. K, ]
9.         inout    emifa_wait0,    //等待输入引脚      
   4 u9 X. c$ b7 |' o9 ?- b: s2 l6 Y
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    8 R: f+ f* q  f2 H/ r$ f
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    4 Q$ {3 Z- r) _# ?0 W
13.         output    [15:0]emifa_data   // EMIF 数据总线
    % x: K1 B4 b; _8 `# Y) K
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    8 N6 R  [$ x! D) @, ]! N& V
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    % B7 _& T& P# T2 W- l
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    ( S" b. s4 u' _6 r' }
22. reg emifa_we_n_reg;   
    ! }& s8 g8 Y: n4 w1 `; D- n
23. reg emifa_wait0_reg;   
    : v" c$ G. ]  R
24. reg emifa_wait1_reg;  
    ) ?- }3 R" L6 D& S; ?1 a) M1 r
25. reg emifa_ba1_reg;     
    6 J# [) Y# \9 W* a* q
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    . I& Q+ u- _/ d7 ^0 P4 E/ B
28. 
    ; V, y/ ~+ o# i. W
29. //元件例化
    % H+ }4 o0 v* u" E* b$ e- Y/ @, z
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
      |! @' [1 K# i6 J  H
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    1 u# p4 ?  e, P0 a
35.                 emifa_we_n_reg      <= emifa_we_n;
    * M. F5 G* x  V
36.                 emifa_wait0_reg     <= emifa_wait0;
      w3 Q) b9 x1 X( a
37.                 emifa_wait1_reg     <= emifa_wait1;
    + i7 V# @7 P; p  @( X7 U  X+ Z
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    ) D5 t+ Q% E4 y: k( M
40.                 emifa_data_reg      <= emifa_data;
    ( g3 ^" |) m% d! ^  X
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    " Z7 v5 T7 }# |% G
44. assign emifa_data = dpram_douta;
    % D2 l5 G1 M) R( T( Q; e* [
45. 
    " U! X* h# p% L+ g# w0 k7 z
46. /****************Dual Port RAM****************/
    
47. //PORTA
    % |5 I& g! x; V0 W7 F
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    , F. _  x: x4 ?
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    5 }- e9 k) F/ i  _0 |' n
56. wire [15:0]dpram_doutb;
    3 a: s/ |/ }0 u5 ]
57.    
    0 P+ c1 A; R4 L* U' z
58. //元件例化
    4 }9 J2 [5 }6 p
59. dpram dpram_unit(
    ; ]$ i) b& [  t& E. s# M& R
60.   .clka(emif_clk), // input clka
    # l7 Y: }- g8 V; u4 d
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    & ?7 ]5 G# [. n, z5 J
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    & R) H' U% D* t; d5 X% R
67.   .web(dpram_web), // input [0 : 0] web
    ( C  t; [! \1 `* B
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    
72. always@(emif_clk)begin
    - N# }0 w, _, W
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    : ]' \. V' U0 x( Q. A! ]8 o6 R" Q2 ?
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    ( j' v* O2 E+ B5 }$ _% S
79. always@( clk )
    6 W# P  |) V- l
80. begin
    5 v' h- T+ X' f8 d4 r/ N9 {
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    
85. endmodule
    
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
7 G; t: I2 G  O6 G/ V1 M0 W然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

" z( D& ^! T+ E0 L4 P$ g

水瓶

Lewis 发表于 2015-4-17 10:10
& H: r' w& a$ ?# VEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
) [8 h$ Z# d- k5 s' z ...

; _" p( M' E+ X  n还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？