FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

& r& |  k  I, a- U0 @  \邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
# U4 G/ H5 f+ x2 o

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

+ L5 W- ^/ E0 z2 u& ?# GEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
2 o/ d8 N$ i, b" z

水瓶

Lewis 发表于 2015-4-17 10:10
6 _& q' Y+ l3 z% W7 e/ U# Z( z. w, lEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
3 ]5 Y9 v4 V; t: l ...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   ' A7 d+ m* V; p$ l+ r0 {
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
     A0 l; K& Y: \' y. e' O, J
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    ! t) i, t' m: i+ t' a; s
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    2 x6 U  G0 @/ s% r0 j: h5 W" z
15.         
    2 Q' s6 Z  a5 x3 c
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    3 b0 V# e8 X% Y% T  ?1 S' S
19. reg emifa_cs2_reg;      
    ) {, @& S: F( b0 M- F* q
20. reg emifa_rnw_reg;     
    + |4 x  z0 O3 ?, z
21. reg emifa_oe_n_reg;   
    3 M' \' }2 U9 u# S! p
22. reg emifa_we_n_reg;   
    ) o( E; l' n& g. [
23. reg emifa_wait0_reg;   
    , T+ ]( J8 E9 f
24. reg emifa_wait1_reg;  
    . d3 N5 a+ Y3 S& X
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    4 @4 Z+ x0 l9 r' j* X0 |9 Z
28. 
    3 J1 o5 h- H% V$ P- U" n
29. //元件例化
    . w, a$ n7 D0 b3 K+ b& t
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    " Q: ^' w& Q6 O/ _& C
32. always@(posedge emif_clk)begin
    2 R% z7 [2 B7 E  P6 V- P6 ^
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    / e- q4 n- T& d; J( h' k) u, R  D
36.                 emifa_wait0_reg     <= emifa_wait0;
    - s$ @1 U  C% T  e2 `6 Q5 G6 L
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    / D& o( k; U! J) J& ?
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    5 W! Y  c1 l" n: U0 I. Y5 Z
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    ' u- Z9 {, R% U5 f; o* ^( h. L
49. reg  dpram_wea;         
    ! {) u( Z2 e* c
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    2 R5 \5 n6 M: V7 V3 @. f' p% J3 [' w
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    5 e  Y( f  T* Y3 Y# h7 A4 D
54. wire  dpram_web;
    8 R5 O5 {2 y5 j- t/ [
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    
57.    
    3 m  A( y; x5 ?$ [( W. [
58. //元件例化
    
59. dpram dpram_unit(
    . e; V7 v0 l! @
60.   .clka(emif_clk), // input clka
    + f. W) `$ u, a* _5 H) P. w
61.   .wea(dpram_wea), // input [0 : 0] wea
    $ b$ ^- C! |, z# o
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    $ \) ^! N: |6 o$ Y# s7 P
64.   .douta(dpram_douta), // output [15 : 0] douta
    & U% C: p3 o; T8 j* r
65.         //clkb                  => sys_clk,
    . W# h) P- d! _+ q& v
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    + c) [) x% w4 X  A4 M& `
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
      h3 u7 D6 a( U8 C4 F9 G
71. 
    
72. always@(emif_clk)begin
    0 ]1 G# u* l4 l4 Y9 @4 E8 H- `
73.                 dpram_wea             <= 0;
    8 P9 D2 i7 k" e/ e. @
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    , y/ e8 G  G( e( m0 v/ _
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    
80. begin
    ) S, M- y. y% W, m: I, k
81.         dpram_addrb  <= 100;
    ; B- m5 U' k* C0 Z
82.         dpram_dinb   <= 16'd2048;
    
83. end
    5 e1 `  h, G, g; l5 P( d( T
84. 
    ( L& c, }+ d4 O8 [* Y1 |2 h/ q
85. endmodule
    
86. 
    " Q% [! e- v- C5 r

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
+ u' u9 N. z8 \! N  g代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
; i. `3 r" M! h3 f6 H8 W然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

9 ]8 v' f3 u8 h* S& x7 K/ C7 ?5 Q

水瓶

Lewis 发表于 2015-4-17 10:10
( n8 t  k5 q- D7 E4 E& s4 LEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

8 |; b/ Y6 \4 Z3 u5 R我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
8 v* ^: X* [7 x ...

. K8 y/ j% C+ S6 `2 J+ B; b还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？