FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
9 O0 T9 S! V* w6 R0 b

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
! D: d/ A0 D2 F

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
2 \. f, `& m3 w' G" ]还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

. o$ `. p) N3 b0 [# I$ w1 qFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

; g4 f2 e4 W8 z' xEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   
4.    input clk,
   & ?% Q* P& l2 h6 z" h0 P7 M( p
5.         input    emifa_clk,    // 时钟                        
   3 Z* b% n& J4 r" |# f8 t/ D  o8 G
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   ) @& ~( N+ i* F! e: S0 a
9.         inout    emifa_wait0,    //等待输入引脚      
   1 a% m. l1 K, Z# m* D
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    : z. m; s. U, H( s4 E- x
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    
15.         
    ) a3 R& E( F: G+ t7 J
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    9 m- l. g. Z8 M+ y
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    - N/ i1 ~+ X9 I: h
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    / `7 l& e1 Y3 S. _6 c
27. reg [15:0] emifa_data_reg;
    
28. 
    4 E0 K, ]9 b: k" ~! n+ V) V
29. //元件例化
    9 v. j0 A# k4 @8 [/ t
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    " R! R8 l/ L8 t5 i4 k: {
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    ) p: p  i7 Q' a3 Z0 a, }' F
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    4 U5 I% G* U- H8 ~* F' b
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    ! H8 w- l8 B/ [" N/ P* O2 F1 M
44. assign emifa_data = dpram_douta;
    9 S' r; H: A( H7 i4 \
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    5 K5 {  c& h8 y7 J. I" r$ \+ b! r1 @
49. reg  dpram_wea;         
    3 J! b& R9 _$ ]
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    ; F! B3 _- m  ?4 ~/ N2 P
57.    
    2 b% ?+ W# j8 A+ {' ~
58. //元件例化
    % A7 Z, r# X; m) I: S
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    ) z' H( `" s% D# e% m
61.   .wea(dpram_wea), // input [0 : 0] wea
    0 w* u, y  L! b, D
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    / E0 Z4 y! C5 x+ k- K7 D
66.   .clkb(clk), // input clkb
    0 y" Y) Y5 q! W: a+ B0 e; u6 Z. @
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    5 }' C+ J2 k5 w+ Q+ I
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    . @0 n( T& k4 X) r2 p
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    & t" P1 J7 h; s
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    1 Z- R# f$ }. x: @3 W
75.                 dpram_dina            <= emifa_data_reg;
    ( ?! K- A- {" k+ s$ y( F4 p
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    4 P2 F! o8 H7 R3 w8 g, O  W8 ?
79. always@( clk )
    
80. begin
    
81.         dpram_addrb  <= 100;
    : K' U3 E9 M- a9 G9 E
82.         dpram_dinb   <= 16'd2048;
    # T) d/ Z' O  E/ o# [1 Y% W
83. end
    0 c4 [2 N/ k% m3 n8 ~
84. 
    
85. endmodule
    
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
4 ^$ y/ o! t. L这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
! @3 d- _7 u3 U: c5 h6 D/ i代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
4 ^1 B- F) z) e然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
  T' F8 e! _9 w1 U, j' L9 g调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
% S  h5 Q$ A/ T' u                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
# ?! Q% T: T9 e( Y$ S6 e9 x3 l9 tEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
" n! a6 u# V: M$ f0 D& z5 B ...

4 m- H2 U5 h8 A9 L) o% ^/ W还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？