FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

: Z1 r0 l& J& o6 x* l邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
* o' Y' v+ w* i1 P, I! B: {) D

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

3 E( N, p' D. NFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-17 10:10
' e( Z0 l) Y3 u. TEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   1 m+ U% G5 h- K$ i
2. module emif_test
   
3. (     
   8 A. S4 ^) I% m5 f  }
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   . E$ n# q' o& B. S
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   ( ?, p. a& I- f
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   7 h" l6 \/ A' i0 y7 W& u. R# b
9.         inout    emifa_wait0,    //等待输入引脚      
   , K* \6 v8 r$ n1 W
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    3 q0 \: o+ P% E6 u% E  a& z$ \) L
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    - |1 a4 N( h2 H
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    . K  C3 |, @3 P5 ?- j  p
18. wire emif_clk;
    6 B$ ~) d9 a, G" U, |
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    ( c) L6 Z" B  \# W
22. reg emifa_we_n_reg;   
    - j* N; f9 p& o8 L. ]" t
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    + X* C6 z3 C4 k' l! W) h/ T
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    / r& G) I% l- ?* X2 |5 r& j& p& \7 X
27. reg [15:0] emifa_data_reg;
    
28. 
    
29. //元件例化
    2 f  L& X0 A. b
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    + N$ o* w  X& k
31. //寄存器赋值
    # t: ]9 d) J+ c0 E( W6 P6 f
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    : ^& W  Z! A: F) o8 d
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    1 R1 I" N! t% |4 x% T
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    % k% v# J9 r+ R( Z% V" k
37.                 emifa_wait1_reg     <= emifa_wait1;
    3 q8 y, V8 m0 n( J/ n2 Z+ E; V0 ]
38.                 emifa_ba1_reg       <= emifa_ba1;
    1 f- [! b. r9 Q9 ]6 O
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    ' g" U3 [: C9 q
41. end
    
42. 
    ; r& g- T) Y+ _7 d
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    " [: t. C8 {8 Y. s7 B! f
44. assign emifa_data = dpram_douta;
    
45. 
    $ Y3 Q1 X- ]$ U7 I5 \: w% {( T
46. /****************Dual Port RAM****************/
    ! w) j' o6 C1 W" @. s/ Z
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    $ T; B& `' D! O2 ~
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
      a. @. i. R+ S+ ]  [% ^- A
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    $ P+ y; l2 P% j; P" z  s( s
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    # B) k% ^- T& _; |1 n
57.    
    9 N' s+ J1 Y( q( |5 a
58. //元件例化
    & e, k% G% }- X; G+ K
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    8 [$ W- V/ Q5 F" p9 Z7 V4 M0 X
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    7 m) H; V8 @2 f4 S
64.   .douta(dpram_douta), // output [15 : 0] douta
    % y' G/ x7 d) \) G" J8 `7 n
65.         //clkb                  => sys_clk,
    6 U7 O% y/ v) ?0 x
66.   .clkb(clk), // input clkb
    4 D0 H# z( X  n" f5 O
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    " Q' n8 P/ ]! B; C3 q0 S5 H
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    3 {. R: Y, F, s% Z, K$ S
72. always@(emif_clk)begin
    : T( c0 K5 s! W7 H: W9 C+ R& r
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    $ s* W5 L# ~/ n8 \9 `
76. end
    1 W: e, a' I' }7 k2 a7 p/ [  _
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    6 T) ~5 l1 \. h, {2 Z
83. end
    $ Y1 q/ P, w2 H5 o
84. 
    
85. endmodule
    0 r6 P( p; [  D: i- E: W: x% f
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
( D$ X) i; c6 N7 Y这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
# z6 F) V: X3 l: e* G. w代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

% R# m7 v' Z0 u8 b" h1 e1 N' P

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
: p- z  e, u- C9 C6 F% R* i ...

) s: l4 g  n3 S( v. h我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
2 `7 o( t/ q3 X0 M* O7 H# Q调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？