FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

; Y. n1 n6 S6 S0 t  @/ p邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

- t0 M7 d: B' l$ s/ H0 [2 R5 HEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
# ^2 q% q& e) a7 z" w

水瓶

' S  P  t1 X; @% s- G

Lewis 发表于 2015-4-17 10:10
: H4 e" v; e1 v' I8 wEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   . }5 S% G5 k% }( D
3. (     
   - ~" B% |. @2 d) K: p  U
4.    input clk,
   # c0 L+ U1 b& I* a) d
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   ; f- d$ x: P8 H) Y
10.         inout    emifa_wait1,            
    . u$ v) ]7 ~3 d
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    
15.         
    , S$ e! \7 Y9 r% g6 h
16. /****************EMIF Interface****************/        
    
17. //信号声明
    6 s! o& j3 t7 R
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
      M4 Z5 B( u  m* u
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    " J! A+ \4 R2 P
29. //元件例化
    / k' ^" p" n8 i6 R+ X: Z& F
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
      Q% a1 e: t; q" c
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    1 L# N$ \0 T" V5 a" X, B0 @. L
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    : R" m. ~- [/ F5 j( D
36.                 emifa_wait0_reg     <= emifa_wait0;
    * F2 d6 u' b4 }6 W
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    ; C' f0 e  N- f5 _" @" O6 L% A
39.                 emifa_addr_reg      <= emifa_addr;
    $ s/ S$ `! y, I
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    8 ?$ z1 ?9 p! v: n+ g: r
42. 
    1 \. F5 h# H; s! s& X
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    8 O8 l9 w0 E3 T  R
44. assign emifa_data = dpram_douta;
    . C$ ~2 ]2 s/ j; r# D5 q* Q
45. 
    
46. /****************Dual Port RAM****************/
    9 b& O3 K, s; I3 Z
47. //PORTA
    . s0 g% G$ z% V) I0 n1 ]
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    9 X3 K! a# z. L
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    + a1 Q( T/ {! D- d2 J
54. wire  dpram_web;
    : a) n* `( m1 \3 l$ e6 Y3 p/ x
55. reg  [15:0]dpram_dinb;
    7 M3 h/ p0 i! t; F' _" F. ?$ f
56. wire [15:0]dpram_doutb;
    
57.    
    ) K2 o/ [1 _7 C7 ~+ o: `
58. //元件例化
    
59. dpram dpram_unit(
    . F) Z/ p4 f" K& L5 h# K. J: u
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    % q4 ~* r4 b0 j9 h" c7 r
66.   .clkb(clk), // input clkb
    ' W2 t- d- ]( R
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    # a- c4 g# @9 i/ G7 Y
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    - s* e' L2 w* z. v* Q) O
72. always@(emif_clk)begin
    2 F& i6 z" j/ E$ z) s8 j
73.                 dpram_wea             <= 0;
    0 N7 w6 F# |: g4 t2 t& Y3 p
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    0 o, y, d# [$ x/ m$ O; H
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    
80. begin
    
81.         dpram_addrb  <= 100;
    ( x. L  w; @9 I; U+ d8 x
82.         dpram_dinb   <= 16'd2048;
    ) J  s$ p* N+ r
83. end
    
84. 
    
85. endmodule
    8 l# j% i/ Z1 Q/ O! J- u) B4 t8 ?
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
$ B( p' g0 S; {; e9 z这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
% r( ~# ?% e1 M代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
; v/ N5 }! k3 q# S0 t2 ^4 p然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

水瓶

Lewis 发表于 2015-4-17 10:10
% {1 y# E- v4 @2 X  H% a! iEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

( x# Z& X( h) _' I4 c" p, h8 K我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
  A9 b* x, ]6 h# H1 m+ X- J调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
+ O; K' n" v# M* ?3 ]' F. G9 f                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？