FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

5 _9 }6 o% M% r+ P邮箱：604285180@qq.com
  X( M4 W/ E" u. X" V4 C

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

% w7 T4 D) v: x/ y

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

+ V# K' u8 |9 {4 J

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   5 Q  c6 k7 r% X& M+ H+ [
2. module emif_test
   
3. (     
   * ^. q, {4 L1 y$ X! g
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   & P- v6 g+ J" w$ P  p3 q
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   2 I, s# _, f8 E- u* |
9.         inout    emifa_wait0,    //等待输入引脚      
   ( p2 O6 N- x7 R
10.         inout    emifa_wait1,            
      V5 g; J6 {+ D$ I# V) v
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    0 w1 Z  V: D' K- a
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    : T  r# _6 D$ o9 t, G. I
18. wire emif_clk;
    5 z3 v$ M: i2 B- w& p7 ?# J
19. reg emifa_cs2_reg;      
    8 T% B2 `3 t2 q& r- V5 D
20. reg emifa_rnw_reg;     
    $ ^0 N. x0 k7 y+ o" L7 q* S
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    7 c8 n; E0 c" b$ I( i
25. reg emifa_ba1_reg;     
    / q* [6 R. \1 g( G6 F( }
26. reg [13:0] emifa_addr_reg;      
    $ `0 \9 j+ @5 x! f* _
27. reg [15:0] emifa_data_reg;
    
28. 
    ! r8 G+ Y6 s  P- r! O. v
29. //元件例化
    4 ]2 M, c5 X; u" S
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    2 P6 E. T3 J7 \- D
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    6 |* x- e6 S4 n$ N
33.                 emifa_cs2_reg       <= emifa_cs2;
    8 n4 S4 L8 P& E( `
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    4 C  F, ^% _& k1 y
36.                 emifa_wait0_reg     <= emifa_wait0;
    # u9 G" G: P: [+ ^
37.                 emifa_wait1_reg     <= emifa_wait1;
    4 l: o: p* |" W* Z$ i
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    9 Q0 l# U4 p* t( S: M% L" A& v! L
41. end
    + k7 c, }' }( E) f# H2 ~# k" u
42. 
    ; w  ?/ d, E0 b- e, l
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    ( Y' {3 H& o+ q7 x$ R, \+ p* z6 M
44. assign emifa_data = dpram_douta;
    6 t$ |9 r0 U3 j
45. 
    7 d# M( w) A2 d5 j8 V: C2 O, ]
46. /****************Dual Port RAM****************/
    : L, y  @" g* @) w, {6 f
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    5 [5 W+ }! C! S, \- G
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    ( ~  ?( W" m6 h- q% ]
53. reg  [14:0]dpram_addrb;      
    , n8 ]! H, i6 u1 x$ h3 [* U; W
54. wire  dpram_web;
    % I1 W6 ]  i/ f9 ?* w' k
55. reg  [15:0]dpram_dinb;
    : T/ t  G  l9 D$ c
56. wire [15:0]dpram_doutb;
    
57.    
    : L7 X# [2 `' F
58. //元件例化
    
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    . P1 d1 h! A; _  r
61.   .wea(dpram_wea), // input [0 : 0] wea
    1 i6 a6 K& U% H  Q0 c
62.   .addra(dpram_addra), // input [14 : 0] addra
    2 G# X" D: J* S  u+ G  P
63.   .dina(dpram_dina), // input [15 : 0] dina
    # k' @' k5 E0 [+ H6 C$ O
64.   .douta(dpram_douta), // output [15 : 0] douta
    : U- V- a+ v8 f
65.         //clkb                  => sys_clk,
    5 C, S+ w( i# H$ `+ s
66.   .clkb(clk), // input clkb
    ; w' G  ^4 e! Z0 n- X- y" @6 S  a
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    2 q1 P! n% }+ A' e
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    * o8 {1 b0 m7 F, V8 {
75.                 dpram_dina            <= emifa_data_reg;
      e+ @) V7 j& Y' i
76. end
    5 U( X) m) Z+ B  X
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    ; t. M- f* w3 s' _; K$ y
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    % a7 ?# _) q9 H& K. i; v
83. end
    
84. 
    % N+ u7 C/ x& K; l& b1 c# c- I
85. endmodule
    3 N) _, _: p3 o! t* ]. [
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
. @+ T+ E/ _$ G" M3 Q5 {然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

水瓶

Lewis 发表于 2015-4-17 10:10
" p6 E3 x/ u/ A: H7 y3 EEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
  T/ p2 @$ B3 m6 ~% BEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
1 }9 w" M1 G- i2 F7 D2 K ...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？