FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

: l4 {4 a' m9 x% h8 _: O- F, K: R4 ~

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
, Q0 |7 \6 J9 v! D9 V$ n还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

4 U) ?$ {& s) V6 lEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
# ~  Z( C3 O* x6 X/ Z

水瓶

- b& i! l, B5 r% a' ~

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
( j4 W6 n3 r# h0 W/ a: @0 S ...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   7 `4 Y# u2 u4 @
4.    input clk,
   4 V) [! G4 f' J' \  n; Y# Q
5.         input    emifa_clk,    // 时钟                        
     ^: @4 R2 M# `* \
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   , m* v9 R9 z8 c. N$ G, `4 S( s
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    $ o2 w/ `* X. m8 J9 y
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    ; U* W$ ?0 z0 g
13.         output    [15:0]emifa_data   // EMIF 数据总线
    ' P1 i4 b4 l/ T. T* K
14. );
    8 ], j4 y9 w2 E7 I, T4 C
15.         
    2 ~% S4 ~$ {/ r9 `# Q9 I$ s1 z* S
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    0 N" z6 `2 w6 Z7 ^' \/ j
19. reg emifa_cs2_reg;      
    - S9 c/ c. r! G1 ~( u
20. reg emifa_rnw_reg;     
    ' N/ }* t7 l+ g
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    ' ]3 D" z/ j( ~; q( O6 U8 ]- B
23. reg emifa_wait0_reg;   
    ' e$ V. F# R) b# o! O# k" L. g
24. reg emifa_wait1_reg;  
    ( Y/ m1 `' K# W9 ^3 M$ E
25. reg emifa_ba1_reg;     
    1 F- J" Z9 y. }* R: L5 Z9 A
26. reg [13:0] emifa_addr_reg;      
    ' [! T# m8 W6 X4 p
27. reg [15:0] emifa_data_reg;
    
28. 
    
29. //元件例化
    . l$ a* h5 E4 E+ Z& s+ x
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    2 O9 h1 m% g! z+ ^1 Q
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    $ Y( }- z2 t7 i1 N0 V) k$ X8 ^
35.                 emifa_we_n_reg      <= emifa_we_n;
    # }; N/ E9 H" K* Y
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    5 G7 k0 X' N/ q8 x  g  t9 h2 V
40.                 emifa_data_reg      <= emifa_data;
    8 L+ a1 t9 N( S! M0 b  C6 @, T9 z, ]
41. end
    2 C$ B- j/ n6 K' d
42. 
    ; v% V& `$ s* D6 g6 L
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    / W+ d* ^5 u2 g/ o7 e
44. assign emifa_data = dpram_douta;
    . R5 J. w- J+ J1 D* C
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    ) \6 a9 b1 C" o6 c/ {
48. reg  [14:0]dpram_addra;      
    $ Y. A& w! x, w
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    3 R3 ?3 ]7 R# q& l. B8 G2 p
51. wire [15:0]dpram_douta;           
    , [  c1 \9 j- |+ n- S2 R
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
      x9 S5 V" }4 |' x* y8 E
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    
57.    
    7 G/ r8 g, D2 e/ w7 r( E
58. //元件例化
    
59. dpram dpram_unit(
    % L1 |, R. {# S8 @) Z; H# t! J
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    6 q0 t/ H/ p% y4 Y. Z8 C
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    1 b1 o4 `2 @, ]
66.   .clkb(clk), // input clkb
    $ i9 o# {1 }2 u. A3 L
67.   .web(dpram_web), // input [0 : 0] web
    8 |. f5 M9 \( f5 \0 F+ _
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    # Z( x: I, t* F
71. 
    
72. always@(emif_clk)begin
    " ]* P& H! r& E% S5 q# R( n
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    ; W, Y% W, ?# Z/ w. M( @1 W% a
79. always@( clk )
    
80. begin
    7 v! L4 N) x" }: w) K
81.         dpram_addrb  <= 100;
    , y3 U. N) |( j6 p
82.         dpram_dinb   <= 16'd2048;
    
83. end
    + M9 r  o  p6 T5 W, w2 I. i
84. 
    
85. endmodule
    0 C% n- j& ?+ b5 g% t
86. 
    3 o( |2 u* u8 n; |4 q1 z9 u8 P' p& i

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
0 F( ~' c) }3 {) o这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
, ~  a# o0 M* I" |- Q代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
8 j1 J! Y( w6 p# b3 A
2 w  j& K7 Y! Y6 k6 y

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
9 M$ q' `5 x; h+ n9 C ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
" d+ \  i& p. l5 T                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
5 H: N4 z5 E. ^EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？