FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
; S0 ^' @& n, C* a+ b! y( g/ K
! ~! t# s( j+ ^1 _

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
! N7 u, l  }1 [4 r6 q! s还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

: n8 y! j, O( w9 [8 D! `" j" wFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

' v: a& U9 `2 b2 F/ YEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
& H! M& L! ^. a5 Q3 H3 F+ ^' A

水瓶

3 s8 C' w6 `, d1 a) U5 w3 }4 I

Lewis 发表于 2015-4-17 10:10
0 F" N& w' q+ x7 d% o9 qEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
* ^8 I$ h& v+ N; K6 d ...

1. `timescale 1ns / 1ps
   ( L' n4 r' a" o' X, m
2. module emif_test
   
3. (     
   
4.    input clk,
   ( r& t5 k; {" h0 V& l$ g
5.         input    emifa_clk,    // 时钟                        
   2 J3 U0 U# u% Z5 h
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   5 Z" T' `2 B" Y2 L8 S
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   # X' i& a7 E* q* `4 ]
9.         inout    emifa_wait0,    //等待输入引脚      
   ' s* G9 O# {/ ?; \
10.         inout    emifa_wait1,            
    ; [- {- N  V6 y! q, m9 d* F
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    # }5 T" @: f5 j3 D1 S" n
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    . }/ W& y+ E; X0 O  p7 F& ~
14. );
    * J" @* m, P6 _7 ?
15.         
    
16. /****************EMIF Interface****************/        
    $ x3 V% ?! q) d5 [
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    ! N: Y4 o0 T8 ~! l
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
      F& |, K1 J1 E1 \
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    7 [, P+ q: ?4 f$ N
35.                 emifa_we_n_reg      <= emifa_we_n;
    # P6 X$ [: U# B# c7 z
36.                 emifa_wait0_reg     <= emifa_wait0;
      Q$ ], w  E5 @. E
37.                 emifa_wait1_reg     <= emifa_wait1;
    4 n; f5 X; k  d- ?& M8 s& }$ N
38.                 emifa_ba1_reg       <= emifa_ba1;
      |% u1 ]+ ?: V- f
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    " C) _" @, M3 I
41. end
    ; Q. Z% K' z0 E9 p/ k' ?( a
42. 
    2 w3 Q0 k' W' w) b
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    
45. 
    ; Y, w* Q% o: q/ d+ ]; S* n
46. /****************Dual Port RAM****************/
    8 v* n; |- @) s( M% [' {2 C2 Z* Z
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    $ Q: m6 e9 B# E+ O/ s# b( v) z# S
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    1 h; v/ t/ S, p8 B
51. wire [15:0]dpram_douta;           
    . q. x& L$ u5 M% K6 ~
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    & }- N/ d  K3 X0 Z4 M. w8 F' [  K
54. wire  dpram_web;
    5 u( |; @8 c, c' X2 O. G) B% _
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    
57.    
    - X! n$ p' l+ Q& K5 }1 \1 D
58. //元件例化
    % |% @; o. X1 y7 D: I- J4 P0 `
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    * u; z8 ?' V2 n) Y8 q' L- J! A
61.   .wea(dpram_wea), // input [0 : 0] wea
    ; `) w% }' T6 J
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    + D5 [- N) h/ R& j- j3 M
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
      ^& J; B: Z$ {
67.   .web(dpram_web), // input [0 : 0] web
      p6 E: t, w! t3 g8 h
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    3 d3 N  b- X( D# |/ j
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    % c0 _1 V1 I+ l7 F8 X
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    1 A9 G! V& w3 S
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    3 x* Y4 ?& S4 l' w1 q, ~
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    ' J! [$ L1 b8 {, x
84. 
    ( `: c8 d5 X5 K! [) b# U
85. endmodule
    
86. 
    , v& m- v; `' g  b

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
1 x" Q, W8 F8 M: w! e) `这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
  ]" g3 L7 Q8 b/ F/ S代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
7 u* ?  u1 T" H& m6 F然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
$ B2 A0 A5 b3 a7 F. P4 ~& }* e) f

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
* V2 k  K: j8 j ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
+ t0 k5 w. n7 b- @4 _调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
" F' o& `1 @7 V6 p2 j5 Y                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
- C% _' S- Q7 R2 L; l ...

! t% j) n0 W/ A: X% C, Z2 f2 t) x还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？