FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

8 C& E5 `" o9 Y% D邮箱：604285180@qq.com
, \( E& H9 p( X  g% D7 @" b2 _3 V

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
' Y* c# _& X6 r; C% G; [4 \

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

6 d2 ~! |3 F; V8 |  VFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

/ m, ]$ h2 c  `  [EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-17 10:10
& i  P! m' ^7 |# K9 l6 Z8 B+ Z0 EEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
: D) l2 a) j$ h( }5 F ...

1. `timescale 1ns / 1ps
   
2. module emif_test
   - M' w8 N% {; l4 d, V0 Y$ f/ C' s
3. (     
   - a" ?3 g& Z- P! M2 `# E$ }
4.    input clk,
   " q& W" X) H7 O, X' }6 w1 _; V# A
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    ' k/ S2 F' d# z1 Z
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    0 m$ k: Z' V' h" `, v' f8 x
13.         output    [15:0]emifa_data   // EMIF 数据总线
      T& F0 D2 @* T
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    ( t6 I) `' {- |& A
17. //信号声明
    5 s% ^/ }# |* Y) B9 k+ r! S
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    5 v4 @' P* W9 R% r7 \5 z$ G
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    : ~& Q/ H* y2 o: c
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    / A1 p! I- K0 R3 W* s) I
25. reg emifa_ba1_reg;     
    % p, p9 H- [' `% v' v
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    " F( @  w( B- k) ]3 L, g
28. 
    8 J2 Z$ H6 Z& S4 x: d7 ~5 y! E' H4 I
29. //元件例化
    ; ^8 N! L+ T* S* N; i7 P
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    / @3 N, _4 x3 X/ ?, X9 `
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    # _1 ~3 J: \2 K6 C
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    ) C# o* N% l$ F1 k& P5 P0 L
40.                 emifa_data_reg      <= emifa_data;
    " c, x& X) Z# b/ T
41. end
    
42. 
    + z+ t" J& J, S* l, l7 n
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    - m0 T" b( ?: l8 ~% n
45. 
    , j% m9 V8 S1 l4 m  p. p" \* V
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    , A3 s: W$ J% l, s
49. reg  dpram_wea;         
    & Z5 |, N7 Z9 r
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    4 j7 ^; j9 ^) I8 r
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    / F% K3 R7 s# x( u* D  H/ d
54. wire  dpram_web;
      p( h6 C& f: q3 c& ]+ W
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    & @. A: W8 |9 a
57.    
    , \* J- I0 v- m3 W8 Q/ z$ D9 e
58. //元件例化
    ; K( ]6 j: R( i. h& N' U* ]
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    & E8 c; r( M4 m7 X/ T" E: D
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    2 ~* f: |  C5 e, d+ C( N
66.   .clkb(clk), // input clkb
    # A4 X- Q2 p% Q# \# Z# }
67.   .web(dpram_web), // input [0 : 0] web
    " ?/ A4 T5 X# g/ |7 a5 e
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    0 P0 d) A) b; x9 i3 N
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    ! P. D6 h6 g0 ^4 D2 }4 x8 N
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    + r/ q0 j( U5 O- g/ M) x2 t' `' t
77. assign dpram_web = 1'b1;
    * r4 E' @9 T1 u% m0 Z: P5 [8 x1 _
78. 
    ( M- N3 ]2 Y8 [& }
79. always@( clk )
    5 ]$ i8 A; L! a+ G5 ]9 P5 h' K0 X  m
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    ' G6 Z2 q3 k# e
83. end
    5 Z" X5 v# f& |1 ]# L: a, f
84. 
    
85. endmodule
    
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

$ H. p* I, z( q, {/ A

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
5 C8 Z1 l2 h0 T/ _7 G& T6 C ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
% p1 @6 O! n& i: u, h3 Q$ z. n4 u调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？