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FPGA与DSP通信问题。

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发表于 2015-4-15 15:06:31 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
1、  我现在要实现的基本功能是:一组数据给FPGA端的双口RAM,然后DSP通过EMIF读出。不需要DSP再FPGA写入数据,如何更改贵公司的例程?我的更改是:DSP端注释掉写入FPGA部分,直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0,不是直接在双口RAM中初始化的数据。请问问题出在哪里了?还望版主大侠指导。

. ]7 E6 m/ C% z7 g  E- C; j邮箱:604285180@qq.com* U0 F2 o# |7 w1 X0 @

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沙发
发表于 2015-4-16 09:51:44 | 只看该作者
只需要把(下图中)向FPGA写数据的部分注释掉就行,其他地方都不需要修改。% d1 O: J$ Q: b8 J6 \9 ~: W

7 A% F) i" C- A5 C* ]- [3 b

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板凳
发表于 2015-4-16 09:55:21 | 只看该作者
还要注意数据在FPGA存储的地址,跟dsp读的地址要对应
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地板
 楼主| 发表于 2015-4-16 22:14:25 | 只看该作者
Lewis 发表于 2015-4-16 09:55
  w. F6 R% Z/ @! t$ I. K9 w: b还要注意数据在FPGA存储的地址,跟dsp读的地址要对应
3 X1 Y: @: T2 ^, [; Y
FPGA端RAM的地址是从0开始的,DSP端地址是0x6000 0000的地址去读,请问如何映射地址?
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发表于 2015-4-17 10:10:29 | 只看该作者

3 d9 i. j: J! N+ y; N( J5 x$ c% dEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址  Y5 s$ q, Y; K6 @

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 楼主| 发表于 2015-4-20 17:17:38 | 只看该作者
本帖最后由 水瓶 于 2015-4-20 17:24 编辑 - M* Y2 ?  }/ R) c0 X
Lewis 发表于 2015-4-17 10:10
9 Z# K# G1 E2 v, y- i1 ~- c/ x+ @EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址% W  b9 l( ?. x5 T3 |  W" A  G
...
  1. `timescale 1ns / 1ps' \2 F) [+ z$ P" N  U+ B1 d
  2. module emif_test
    & @* z, t, X0 P3 S3 c0 P0 x
  3. (     
    - e3 E% g9 ?- f$ c9 k( |& h! k
  4.    input clk,4 K$ v/ ?4 n$ ]4 b2 Q8 _& t
  5.         input    emifa_clk,    // 时钟                         + w  u3 R; @' B0 p3 M
  6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  (与异步器件片选信号相连,只在访问异步存储器时有效)      5 ?/ ?6 e, e' Q
  7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
      Q0 Q& G% f( _# M: B) H" z) p/ k) D
  8.         input    emifa_we_n,     // 低电平有效写使能引脚      
    7 U8 u& o' C* E4 g3 X( K
  9.         inout    emifa_wait0,    //等待输入引脚      4 Q+ i" G; r2 }6 Z: t  q
  10.         inout    emifa_wait1,             ; X2 P% g, z* Q/ Z5 n/ p
  11.         input    emifa_ba1,         // EMIF存储区域地址线 ,当与异步器件连接时,这些引脚与EM_A引脚共同形成穷到器件的地址。            
    ( l8 B5 V) S3 A2 I% U! ~
  12.         input    [13:0]emifa_addr,  // EMIF 地址总线            9 ^( C1 m4 N" D9 w% C+ n
  13.         output    [15:0]emifa_data   // EMIF 数据总线
    4 i% K& {* D0 L& x7 P# n
  14. );
    % Y! Y3 j& t: ]9 {, `) b- I5 T
  15.         
    $ W2 P' z* J# h  C
  16. /****************EMIF Interface****************/        - e; D7 P2 g( H2 O! P
  17. //信号声明
    , q- L0 u) E, K+ H2 y
  18. wire emif_clk;( \$ |& ]0 R/ L2 R: {" G1 G
  19. reg emifa_cs2_reg;      ) E; U  Y0 e/ F" Y9 Y- X+ X
  20. reg emifa_rnw_reg;     . k. W1 h! H1 O, `4 g7 O* d) T
  21. reg emifa_oe_n_reg;   
    " |: y' L3 H! E. E2 @' ?. i5 b4 v" f- X
  22. reg emifa_we_n_reg;    3 \1 C# \; w$ D6 S$ j
  23. reg emifa_wait0_reg;   ; D4 V. r% j* W9 o6 J) o: j9 \
  24. reg emifa_wait1_reg;  
    ' ^# B4 d$ Z. {
  25. reg emifa_ba1_reg;     , S0 _3 f$ P( D- m0 B
  26. reg [13:0] emifa_addr_reg;      
    7 G8 e, Q( p( _% X
  27. reg [15:0] emifa_data_reg;
    3 Q! u0 c% E# t' s' U+ W

  28. % g) {4 h& \: C  @4 `
  29. //元件例化
    $ y9 v  ^4 `& R' a( u
  30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));: ^( Y( r7 n; P. r  \  ~& z
  31. //寄存器赋值2 C+ ~" R5 a$ M( r, m
  32. always@(posedge emif_clk)begin/ s  f* k& h# l2 ^  X9 V9 y7 M
  33.                 emifa_cs2_reg       <= emifa_cs2;
    $ c6 [# ~5 Q4 U' t
  34.                 emifa_oe_n_reg      <= emifa_oe_n;
    8 Z7 S* I4 k% p, h+ {
  35.                 emifa_we_n_reg      <= emifa_we_n;
    8 i7 n1 [# a9 C  `/ _% M+ T, w" j
  36.                 emifa_wait0_reg     <= emifa_wait0;
    / v6 ?# l- z6 D2 c  R+ v6 X# \
  37.                 emifa_wait1_reg     <= emifa_wait1;7 F: E6 V6 V/ {5 ~& T; K/ |3 n
  38.                 emifa_ba1_reg       <= emifa_ba1;
    % x* U& q1 J5 L7 g3 p' X0 D' k7 B/ \
  39.                 emifa_addr_reg      <= emifa_addr;9 n2 I& l- [0 U4 g% _5 }- j- ]$ p
  40.                 emifa_data_reg      <= emifa_data;
    4 w% }, A0 m7 d- k/ j
  41. end
    * @9 C( S5 {( q" {
  42. & Q; R! T$ _+ z; Z
  43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    # H) t: w5 q/ k4 B* R1 T7 _3 S
  44. assign emifa_data = dpram_douta;
    3 M' ~! C4 \* H' C: v

  45.   g2 u- @% N; u& I/ s0 R- e
  46. /****************Dual Port RAM****************/
    # H- E$ X. n0 A5 Q1 ]) W4 U2 L
  47. //PORTA' }" t( |& q% P( n6 c
  48. reg  [14:0]dpram_addra;      
    8 A) g0 M% T( n" _, a
  49. reg  dpram_wea;         
    * F! \# l- Q: K' P3 E9 @
  50. reg  [15:0]dpram_dina;      
    * l. f5 ^) Q4 U3 m* {' r0 o$ ^
  51. wire [15:0]dpram_douta;           . b( S! E7 G! V$ h$ v
  52. //PORTB8 n9 }4 W* O4 g
  53. reg  [14:0]dpram_addrb;       ( M6 s6 d$ F& g/ l
  54. wire  dpram_web;! o& X# I# Z7 e3 f
  55. reg  [15:0]dpram_dinb;
    / A: h$ s0 B9 l& t9 X7 o5 ^6 m
  56. wire [15:0]dpram_doutb;
    7 }5 k' c& l5 |* ~" A  L8 j) f
  57.    ! m0 X& h9 S. J; a+ k6 E/ E, ^6 k
  58. //元件例化
    ; v- y0 B& U; [
  59. dpram dpram_unit(
    " e1 S) J( d: P
  60.   .clka(emif_clk), // input clka, T: y6 k7 `+ S5 g3 x( O5 U% B
  61.   .wea(dpram_wea), // input [0 : 0] wea5 B+ V* M1 _4 v  D! k
  62.   .addra(dpram_addra), // input [14 : 0] addra
    4 p- B$ u( X' A+ Z8 ~- w7 O) g6 h
  63.   .dina(dpram_dina), // input [15 : 0] dina
    ) ~) y1 x3 ^9 |. R
  64.   .douta(dpram_douta), // output [15 : 0] douta0 p' K+ H, @3 t) V
  65.         //clkb                  => sys_clk,  V! A, Z+ E& `6 }3 k; l
  66.   .clkb(clk), // input clkb6 O. ?9 l6 N4 B  b6 G: T) r
  67.   .web(dpram_web), // input [0 : 0] web
    ; R7 K0 U4 g0 h3 V; p' X7 U  G2 q9 J: H
  68.   .addrb(dpram_addrb), // input [14 : 0] addrb9 H2 d" U0 \) r: l
  69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    " I* d# \  ]2 a, w* C/ R# L2 ^
  70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    9 z* K5 w8 v* h3 F# B' S3 |

  71. 5 N* m9 d! h% F/ H- P. K
  72. always@(emif_clk)begin
    ' O! x$ m" W$ f+ P& ?, H' S; x' j
  73.                 dpram_wea             <= 0;
    ( d7 F& f( P- I' v  P
  74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};# z  d  o* R8 J" C& B5 [5 T
  75.                 dpram_dina            <= emifa_data_reg;- H& J8 J* K1 ?, P' @& x1 G
  76. end7 {1 R5 J6 V4 A5 D. v" |
  77. assign dpram_web = 1'b1;- Y& x7 v; T& h9 s4 z% b
  78. " E# D% P9 T4 e: |
  79. always@( clk )* F! N3 M/ y. A
  80. begin1 k  M* G1 g( q# q! u1 a
  81.         dpram_addrb  <= 100;
    + x7 @# x! L( o0 s7 E6 k
  82.         dpram_dinb   <= 16'd2048;
    & n7 [% n& y: H& I. g/ f# l- g1 q
  83. end: P8 m3 Y0 o/ y* M6 Q, ~

  84. $ t# I  Q5 ^3 `* x
  85. endmodule
    % p+ p7 o4 y1 v# [" Q+ d! z

  86. # K9 x. s5 ~; j- v2 ]; W2 \
复制代码
嗯,谢谢,这个懂了,但是读出来的数还是不正确,fpga端具体代码如上。
& d0 L& i, O" R- k7 H这段代码相当于RAM的A口只用来读,并且dpram_wea一直置零,RAM的B口用来写入一个数据。
* ?2 f7 L1 j$ O! y. @! T3 T: d2 U代码下载进FPGA后,DSP端先注释掉向fpga写入数据的部分,直接读取,读取的结果都为0,包括  dpram_addrb  <= 100;这个地址下应该的2048.7 N' }+ _& _' N, C% {! ~. U
然后把注释去掉,DSP端可以正常的写入数据并且正确的读出数据,但是我的FPGA端已经将  dpram_wea             <= 0;这里置零,是没法写入的,所以对于DSP端还能照常写入读出产生疑问。0 L1 n" O+ q- P

6 O2 G# Y. R3 }+ ?- N
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 楼主| 发表于 2015-4-20 17:31:45 | 只看该作者
Lewis 发表于 2015-4-17 10:10% I* _- T, l# V$ }& b7 n0 N
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
  X4 P9 K1 K, p. c& ~ ...
5 u' C8 ^: X: M+ n) F
我的硬件平台是:TL138F-EasyEVM(浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核)
& }, j6 N& ?/ r& x' }& x" }调试例程为:DSP端:EMIF_FPGA----EMIF总线FPGA读写测试" o- T+ U* ~5 r6 Y! N
                    FPGA端:emif_test
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 楼主| 发表于 2015-4-21 19:19:07 | 只看该作者
Lewis 发表于 2015-4-17 10:101 [3 U# f3 t- L! Y
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址, R/ y( c$ S' @+ Y/ X# w/ E3 {* f
...

/ T! J* O7 s! e- n9 V还望版主指导,卡了好多天了,原理都弄明白了,就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据,还望发一份程序给我。谢谢了。
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发表于 2017-8-12 10:01:33 | 只看该作者
楼主你好,这里你弄出来了吗?
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