FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

* D9 b# n  v& P0 B9 k邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
6 o2 k4 e% u& }. J! U* D# f
. j- ~0 Q+ }/ ~4 z3 T

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

' W, W* U4 Z7 T& y. K1 [EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-17 10:10
8 W- [5 P9 B0 {* R, v) n7 nEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
* p( M( J) D" m' n! I0 D$ Z ...

1. `timescale 1ns / 1ps
   
2. module emif_test
   $ W7 R* P: I. ?& Q1 q2 T
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   ( O0 y' V5 g3 b, e4 p' x' T
10.         inout    emifa_wait1,            
    % f: K- G/ k8 i9 E
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    9 k& W/ S" x- G; e% w  @" z* h/ H
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    ; |1 J. p5 z, G6 X
15.         
    
16. /****************EMIF Interface****************/        
    1 v& `& P% z4 n, k5 o5 C
17. //信号声明
    ! r" {% y/ w1 m: p
18. wire emif_clk;
    ( S4 \! W+ [: g7 @; W
19. reg emifa_cs2_reg;      
    # J) C! p$ Z$ {1 S0 r$ h. ?
20. reg emifa_rnw_reg;     
    9 y% y2 L( Q8 t
21. reg emifa_oe_n_reg;   
    ( \8 f) P" f7 N$ D! w8 j
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    3 q! b1 x/ @" n
24. reg emifa_wait1_reg;  
    & c& n/ K6 A, w9 A' l1 q9 C
25. reg emifa_ba1_reg;     
    ; r4 l$ z. e3 X8 O: t; f
26. reg [13:0] emifa_addr_reg;      
      a9 u' \- P+ R/ f
27. reg [15:0] emifa_data_reg;
    2 \. U7 Q# j  A, M5 P. w  }' p
28. 
    3 U. z! {, d# _/ I" M
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    ' i: _6 f- E! V7 D" O
32. always@(posedge emif_clk)begin
    " [  b  ]: e1 |9 F6 R' N+ x" x+ w
33.                 emifa_cs2_reg       <= emifa_cs2;
    / q: A, w4 e; e
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    8 k7 g  u- u9 I
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    ; y2 p) h+ `  e- C" M
41. end
    ; b' C% f$ F' s9 ~4 T
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    7 N  a( B2 L. v5 J( T
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    9 B! c! W- R, L& [. z) V2 B# r3 D' _
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    + m  c; Z; q% C$ s3 L1 M' t4 l. f) v: T1 H
56. wire [15:0]dpram_doutb;
    
57.    
    
58. //元件例化
    ( k/ i5 m7 T- |
59. dpram dpram_unit(
    ' j$ y4 L1 d4 L' @$ k, A
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    , P/ u( B& l& }+ f. b/ ?
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    ) o. w' E7 z9 x* o$ Z0 _
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    . _6 F. r: |9 Q: ?4 ^% z- f
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    6 `/ g1 S, w# O1 s) e# m
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    * Q, H' q1 a' L3 i5 y4 \3 S
72. always@(emif_clk)begin
    & a4 b7 n, V6 c
73.                 dpram_wea             <= 0;
    / l; `4 l, B" M. |, t/ l. V3 i
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    . P& c/ M& X- z+ M5 r0 i
76. end
    
77. assign dpram_web = 1'b1;
    ; W4 X" Q, \/ j
78. 
    " \5 l$ h  {: R  o& S& i4 \
79. always@( clk )
    
80. begin
    , s' [& I8 G/ }9 I  @8 t6 C+ H4 u
81.         dpram_addrb  <= 100;
    - A' ]/ r0 P& J# F! ]
82.         dpram_dinb   <= 16'd2048;
    
83. end
    5 d, X9 J% H0 d1 S& }/ X
84. 
    
85. endmodule
    - |1 i1 I, d) m  z" i& q, z
86. 
    6 N1 N: X  @0 U5 N  ]

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
9 k7 U% ^2 O/ w0 e4 P
! {8 x+ X: d4 v6 ^. w

水瓶

Lewis 发表于 2015-4-17 10:10
0 R, ]  y; |+ {4 t# }! p/ _/ z5 @EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

/ x- c* F' J$ X5 X% R我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
  X" K2 j3 I1 b. W# U" n; R1 I! a  @调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
9 t$ K6 E+ W+ |3 C4 v/ l& Y2 ?                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
) M5 D1 E% C" Q/ b6 k' N9 FEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

$ {  n) {0 |6 P4 G* d) w) g+ Z还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？