FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
. z2 N7 g& Z9 t  V  r
2 T$ |4 z' Y& K; w' V, N4 m- @

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
4 s5 C$ `  ]: Y# d1 x! x还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

9 X" U( U: h% }9 f, Q" oFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
1 E# M! g, V. D5 b( i" F1 x8 O

水瓶

Lewis 发表于 2015-4-17 10:10
7 O" Z6 `) m# t! `' g' p; `EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
) N$ @- }+ c3 `/ L% T ...

1. `timescale 1ns / 1ps
   
2. module emif_test
   0 d# r3 c6 J4 T/ @0 I8 p6 n
3. (     
   
4.    input clk,
   9 W; ]3 ^4 [: y# @, {, C
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   . B7 R( {4 K+ w# m* D. R3 Y
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   " I8 l7 s/ H' G* n$ L5 J
9.         inout    emifa_wait0,    //等待输入引脚      
   ) o7 O2 k; T0 K1 H9 {
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    , N. |, v4 ~! N" s+ A4 H9 Z  t0 Y
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    * i$ q3 i  t1 |; B$ I; t* X% P; m
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    7 c3 f" }; l( d% H
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    : {( F/ W3 a% A) d% u* F$ X
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    / H* l: {& M- Q, G9 L' ^2 f9 k4 x
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    ) L6 f$ e: L- r& X8 i) W
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    6 N  L# t( V3 _. K8 V* I: \
35.                 emifa_we_n_reg      <= emifa_we_n;
    ; i$ ^& {( N* F3 ?# z
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    4 _* h4 ?4 L4 ^7 r# t7 [' A
39.                 emifa_addr_reg      <= emifa_addr;
    + u( _- k% {! q5 q
40.                 emifa_data_reg      <= emifa_data;
    1 A7 V- K& q  k% Q/ S
41. end
    
42. 
    * H* n- o7 L: w) K
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    * m! X  M) j! l4 P* v0 L
45. 
    
46. /****************Dual Port RAM****************/
    , W8 R3 I9 j0 N+ o! {
47. //PORTA
    ' h. e9 G. L8 r5 F% g
48. reg  [14:0]dpram_addra;      
    1 H# }* m+ J" L( K% q* v
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    , S" s* f! Q- w  o; x3 a& c
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    + ^4 e+ P" K& i% {4 n. J- V
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    % ?2 B* o, @" Z0 i5 _
56. wire [15:0]dpram_doutb;
    " Y  E# {8 I$ i5 U1 s
57.    
    
58. //元件例化
    
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    & t: n3 p% y: {3 J4 c, e$ n
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    % p4 X0 T1 {; C( p: f
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    - ?6 {1 C/ N) l# I" K* Q0 c( `
66.   .clkb(clk), // input clkb
    # [' b4 ?, q9 \1 l5 l2 T
67.   .web(dpram_web), // input [0 : 0] web
    & m3 L% Z6 l. }5 \- X
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    ! r7 L3 `9 F. J5 x" z, ]
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    8 N7 {& i" \' Q  T; `7 j9 n
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    6 Z5 T1 [2 x3 ^+ ^$ M
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    $ R  A  M, I* o& D6 S9 |" ^% F( t
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    , ^1 F/ T) {% R# D
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    ' O4 [! Y# _8 r. }; m/ O) s
83. end
    
84. 
    8 Q6 r: p+ Z8 t% T& ]& s
85. endmodule
    
86. 
    3 c+ e1 ~. _0 o. x

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
9 a( i0 t4 T9 V. Z* D; s这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
( y7 T. F6 c& E! b2 |6 L8 r然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
/ I; d6 g! x( b. V% `* v# J6 I( v  v

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
+ p0 [) p; U" e' W7 ~* [! V调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
9 A' N. `8 T" p1 d1 x ...

9 E& `+ k# e( ]: m& d$ h4 |& s还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？