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FPGA与DSP通信问题。

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发表于 2015-4-15 15:06:31 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
1、  我现在要实现的基本功能是:一组数据给FPGA端的双口RAM,然后DSP通过EMIF读出。不需要DSP再FPGA写入数据,如何更改贵公司的例程?我的更改是:DSP端注释掉写入FPGA部分,直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0,不是直接在双口RAM中初始化的数据。请问问题出在哪里了?还望版主大侠指导。
9 t( T4 a) T; v* @1 v! y
邮箱:604285180@qq.com0 r5 _' o) x, Y. D: Q2 W) J' [

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沙发
发表于 2015-4-16 09:51:44 | 只看该作者
只需要把(下图中)向FPGA写数据的部分注释掉就行,其他地方都不需要修改。" N8 b0 Y- G1 w0 `' R
1 O' n. u: |3 j; G' }" K

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板凳
发表于 2015-4-16 09:55:21 | 只看该作者
还要注意数据在FPGA存储的地址,跟dsp读的地址要对应
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地板
 楼主| 发表于 2015-4-16 22:14:25 | 只看该作者
Lewis 发表于 2015-4-16 09:558 ~( G( H* |' G4 a( D
还要注意数据在FPGA存储的地址,跟dsp读的地址要对应
  M" ?- t7 O5 g! l0 X
FPGA端RAM的地址是从0开始的,DSP端地址是0x6000 0000的地址去读,请问如何映射地址?
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发表于 2015-4-17 10:10:29 | 只看该作者
* e: ^. y& _1 u2 i. u$ t6 I4 B
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
" ^1 t- v$ Y: d  w2 W: |- F$ G5 O

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 楼主| 发表于 2015-4-20 17:17:38 | 只看该作者
本帖最后由 水瓶 于 2015-4-20 17:24 编辑 3 ~3 a/ r, r& h/ P
Lewis 发表于 2015-4-17 10:10
* `( H: t7 ~, H. ZEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址* M* |/ t* ]2 ^) o) I
...
  1. `timescale 1ns / 1ps) ^% @+ c$ m4 y) {/ d
  2. module emif_test3 y/ h+ E) v4 F& K5 h) B% a$ M
  3. (     
    " o3 @- P5 _# [, x
  4.    input clk,* s: v" m9 _: W6 v2 q8 w
  5.         input    emifa_clk,    // 时钟                         ; H- `4 v; U- }0 l2 Y' r4 u
  6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  (与异步器件片选信号相连,只在访问异步存储器时有效)      
    . x" P, m( c, p" o5 L
  7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
    1 d( _: A' O/ P, N2 S+ d
  8.         input    emifa_we_n,     // 低电平有效写使能引脚         d  a$ r# _" }' u9 E  g
  9.         inout    emifa_wait0,    //等待输入引脚      ( s2 h. I1 w* r' S% }% y& t
  10.         inout    emifa_wait1,             . `% ^9 C! T* d% Q
  11.         input    emifa_ba1,         // EMIF存储区域地址线 ,当与异步器件连接时,这些引脚与EM_A引脚共同形成穷到器件的地址。            
    ! T6 n% I% k0 f6 y' b
  12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    ) T8 u5 K0 B+ F9 O
  13.         output    [15:0]emifa_data   // EMIF 数据总线; c$ Q, C: W; B  i# s
  14. );$ X" z3 M9 U/ w7 y7 q$ {) }8 X
  15.         
    3 G( x  V, |  }: [; ^2 A" f
  16. /****************EMIF Interface****************/        - h  X( C. J% D% e. S1 t
  17. //信号声明2 S5 |; P6 P. t( S
  18. wire emif_clk;
    0 D+ ^& d  b) j5 K5 n
  19. reg emifa_cs2_reg;      - A' \0 v: R. T* u
  20. reg emifa_rnw_reg;       Q. m4 W2 E! b: l
  21. reg emifa_oe_n_reg;   
    0 \3 F; G. o( _. |
  22. reg emifa_we_n_reg;   
    7 O, W. b( D) g8 R; _8 H4 P; T
  23. reg emifa_wait0_reg;   
    0 d' l+ L7 b) k6 \
  24. reg emifa_wait1_reg;  
    % L1 C# }5 k& f9 I0 U* t6 S1 `
  25. reg emifa_ba1_reg;     # N4 y0 I+ @" ]6 Z4 z; u
  26. reg [13:0] emifa_addr_reg;      " i) U0 r1 T2 [- b/ I* f
  27. reg [15:0] emifa_data_reg;
    8 N. y: k1 F+ |' U4 F5 y! e6 U, Z

  28. 7 V- P: ?: p" ]
  29. //元件例化& e! E9 t. m( d% ?1 r- V
  30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));/ M; e  t; _: @8 ?/ {# j- N: o. g
  31. //寄存器赋值
    ; y$ U0 B  u2 h5 H, ~
  32. always@(posedge emif_clk)begin3 n, i' \0 S& e7 E
  33.                 emifa_cs2_reg       <= emifa_cs2;
    - d# v3 I, i  F" V) k4 i4 e
  34.                 emifa_oe_n_reg      <= emifa_oe_n;! c) U3 S- R% K( i
  35.                 emifa_we_n_reg      <= emifa_we_n;& p5 ]$ e% i- Q6 ]
  36.                 emifa_wait0_reg     <= emifa_wait0;# Z2 q. a1 X5 x2 s" u3 k& W" {. w
  37.                 emifa_wait1_reg     <= emifa_wait1;
    - q# X6 J" i, c, ?3 d. {
  38.                 emifa_ba1_reg       <= emifa_ba1;
    # J' V2 e7 k0 n9 I' J
  39.                 emifa_addr_reg      <= emifa_addr;2 L6 Q  h& L: f- V) s
  40.                 emifa_data_reg      <= emifa_data;* \/ ~$ G& }+ r6 ]7 n
  41. end
    & F7 z9 ?& n. s. ]
  42. & Q! i( P6 @$ I0 B! k2 o0 j3 u: |
  43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;" E2 \: ~5 s" ?3 j7 {! k
  44. assign emifa_data = dpram_douta;! }9 J/ `2 U2 p
  45. - @8 v( [) Z* B: ~2 U
  46. /****************Dual Port RAM****************/: z8 `* Q. g3 \9 c! A0 E. x. A
  47. //PORTA
    9 p  x4 c6 E7 k- ?' e
  48. reg  [14:0]dpram_addra;      
    9 A7 g1 b$ k  S9 l1 D7 x& X
  49. reg  dpram_wea;         " H0 L0 [# \5 Y: Q
  50. reg  [15:0]dpram_dina;       ! X2 @" x( J7 m5 X. W; B
  51. wire [15:0]dpram_douta;           & E5 R8 y  X, B* p7 |9 n
  52. //PORTB5 e' g8 {  e/ Y9 Y- v- f
  53. reg  [14:0]dpram_addrb;      
      C$ w7 E+ V1 `
  54. wire  dpram_web;
    5 ]8 F- `; j- |$ w4 ]* n
  55. reg  [15:0]dpram_dinb;
    1 x1 X) ~/ I& V" E, E# e3 T) u
  56. wire [15:0]dpram_doutb; & }* f9 n# o& L4 c, J- A- A8 I, m
  57.    
    . l/ K* V* o3 m1 b4 m
  58. //元件例化
    8 ^+ ]' H% U' s/ c4 \9 _
  59. dpram dpram_unit(
    ! z) b) s  G) Y' h  Y+ ~
  60.   .clka(emif_clk), // input clka
      R: T4 D, q* C1 C( X
  61.   .wea(dpram_wea), // input [0 : 0] wea
    / |9 D1 o6 X3 g6 d2 S: d
  62.   .addra(dpram_addra), // input [14 : 0] addra
    # H2 L4 Y. D: L2 ~* M/ A: @
  63.   .dina(dpram_dina), // input [15 : 0] dina
    / U* B+ R) Z. e
  64.   .douta(dpram_douta), // output [15 : 0] douta
    & e9 z2 {9 O$ W5 W
  65.         //clkb                  => sys_clk,# X& b8 K4 L5 ~. w4 B
  66.   .clkb(clk), // input clkb
    0 `! P6 U# N6 c* b8 n5 V. ~4 \
  67.   .web(dpram_web), // input [0 : 0] web
    6 A& k2 W/ f/ e/ }$ E  l% U
  68.   .addrb(dpram_addrb), // input [14 : 0] addrb) @# Z/ }/ D3 k! X
  69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    " S$ }5 [3 Y: w6 |, J% z" c
  70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    # C8 M/ ]* G2 Y4 y" `
  71. ; X1 ~# K  f2 R0 {" C
  72. always@(emif_clk)begin
    2 G# V0 d2 P% s7 E7 V
  73.                 dpram_wea             <= 0;
    1 N2 e! B5 [) x  @3 Q' G) k1 l
  74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};' K/ h$ ?  B  t2 U" z
  75.                 dpram_dina            <= emifa_data_reg;' O# N0 o2 z+ N( t6 C9 I
  76. end
      t8 |! \  e* z. ]1 b6 {
  77. assign dpram_web = 1'b1;
    + Q/ c  g: i# z
  78. ) N# T& ~, }# s$ f* U7 |
  79. always@( clk )
    5 e) w, c; l7 n! Z
  80. begin
    ' k5 E1 M7 @/ U
  81.         dpram_addrb  <= 100;. u# x2 M2 s0 i3 K2 [" J* S
  82.         dpram_dinb   <= 16'd2048;0 L  T% `0 H7 g/ |% s
  83. end6 V5 s" P. }/ `' i9 E: \

  84. 6 W' ^6 R3 X6 y8 X" U- p
  85. endmodule- [! _2 [; A- c; q9 I* x" e3 z
  86. 2 b, R0 j, M. V1 F0 o# h6 ?9 g
复制代码
嗯,谢谢,这个懂了,但是读出来的数还是不正确,fpga端具体代码如上。- E% u% c7 P7 T/ U% Q
这段代码相当于RAM的A口只用来读,并且dpram_wea一直置零,RAM的B口用来写入一个数据。2 O, g4 J* D  f3 Q* C4 _  g
代码下载进FPGA后,DSP端先注释掉向fpga写入数据的部分,直接读取,读取的结果都为0,包括  dpram_addrb  <= 100;这个地址下应该的2048.
; `- Z" j8 J" q' _然后把注释去掉,DSP端可以正常的写入数据并且正确的读出数据,但是我的FPGA端已经将  dpram_wea             <= 0;这里置零,是没法写入的,所以对于DSP端还能照常写入读出产生疑问。
, y5 e4 H" d& [( A
0 b5 B& }. d4 x
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 楼主| 发表于 2015-4-20 17:31:45 | 只看该作者
Lewis 发表于 2015-4-17 10:10/ I0 t6 g3 T+ Y8 a
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址$ x$ l! q) F% d4 w" v
...

! ~, q/ p/ d- F* c! s我的硬件平台是:TL138F-EasyEVM(浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核)  y- }# }3 A1 Q7 J
调试例程为:DSP端:EMIF_FPGA----EMIF总线FPGA读写测试2 r7 E9 S2 J& J. a: j
                    FPGA端:emif_test
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 楼主| 发表于 2015-4-21 19:19:07 | 只看该作者
Lewis 发表于 2015-4-17 10:105 H/ d3 _9 h* I" n, X
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
2 X  e7 Q) Y4 t( P% S ...

) ]+ h3 a0 W1 ?! C8 X还望版主指导,卡了好多天了,原理都弄明白了,就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据,还望发一份程序给我。谢谢了。
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发表于 2017-8-12 10:01:33 | 只看该作者
楼主你好,这里你弄出来了吗?
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