FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
" ^1 t- v$ Y: d  w2 W: |- F$ G5 O

水瓶

Lewis 发表于 2015-4-17 10:10
* `( H: t7 ~, H. ZEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   " o3 @- P5 _# [, x
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   . x" P, m( c, p" o5 L
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   1 d( _: A' O/ P, N2 S+ d
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    ! T6 n% I% k0 f6 y' b
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    ) T8 u5 K0 B+ F9 O
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    
15.         
    3 G( x  V, |  }: [; ^2 A" f
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    0 D+ ^& d  b) j5 K5 n
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    0 \3 F; G. o( _. |
22. reg emifa_we_n_reg;   
    7 O, W. b( D) g8 R; _8 H4 P; T
23. reg emifa_wait0_reg;   
    0 d' l+ L7 b) k6 \
24. reg emifa_wait1_reg;  
    % L1 C# }5 k& f9 I0 U* t6 S1 `
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    8 N. y: k1 F+ |' U4 F5 y! e6 U, Z
28. 
    7 V- P: ?: p" ]
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    ; y$ U0 B  u2 h5 H, ~
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    - d# v3 I, i  F" V) k4 i4 e
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    - q# X6 J" i, c, ?3 d. {
38.                 emifa_ba1_reg       <= emifa_ba1;
    # J' V2 e7 k0 n9 I' J
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    & F7 z9 ?& n. s. ]
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    9 p  x4 c6 E7 k- ?' e
48. reg  [14:0]dpram_addra;      
    9 A7 g1 b$ k  S9 l1 D7 x& X
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
      C$ w7 E+ V1 `
54. wire  dpram_web;
    5 ]8 F- `; j- |$ w4 ]* n
55. reg  [15:0]dpram_dinb;
    1 x1 X) ~/ I& V" E, E# e3 T) u
56. wire [15:0]dpram_doutb;
    
57.    
    . l/ K* V* o3 m1 b4 m
58. //元件例化
    8 ^+ ]' H% U' s/ c4 \9 _
59. dpram dpram_unit(
    ! z) b) s  G) Y' h  Y+ ~
60.   .clka(emif_clk), // input clka
      R: T4 D, q* C1 C( X
61.   .wea(dpram_wea), // input [0 : 0] wea
    / |9 D1 o6 X3 g6 d2 S: d
62.   .addra(dpram_addra), // input [14 : 0] addra
    # H2 L4 Y. D: L2 ~* M/ A: @
63.   .dina(dpram_dina), // input [15 : 0] dina
    / U* B+ R) Z. e
64.   .douta(dpram_douta), // output [15 : 0] douta
    & e9 z2 {9 O$ W5 W
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    0 `! P6 U# N6 c* b8 n5 V. ~4 \
67.   .web(dpram_web), // input [0 : 0] web
    6 A& k2 W/ f/ e/ }$ E  l% U
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    " S$ }5 [3 Y: w6 |, J% z" c
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    # C8 M/ ]* G2 Y4 y" `
71. 
    
72. always@(emif_clk)begin
    2 G# V0 d2 P% s7 E7 V
73.                 dpram_wea             <= 0;
    1 N2 e! B5 [) x  @3 Q' G) k1 l
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
      t8 |! \  e* z. ]1 b6 {
77. assign dpram_web = 1'b1;
    + Q/ c  g: i# z
78. 
    
79. always@( clk )
    5 e) w, c; l7 n! Z
80. begin
    ' k5 E1 M7 @/ U
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    6 W' ^6 R3 X6 y8 X" U- p
85. endmodule
    
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
; `- Z" j8 J" q' _然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
, y5 e4 H" d& [( A
0 b5 B& }. d4 x

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

! ~, q/ p/ d- F* c! s我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
2 X  e7 Q) Y4 t( P% S ...

) ]+ h3 a0 W1 ?! C8 X还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？