FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

* v# _2 K0 Z6 S) I# U1 J; z8 s. ^邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
* a" T8 K. l- {9 }# @5 M) z6 s8 Y还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

0 e5 U- J, D( g; w/ y+ H% S" BEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
3 Q) a4 C8 H3 ~" S4 o$ x

水瓶

Lewis 发表于 2015-4-17 10:10
* l( b& @# o) g" ?2 VEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
& D$ g8 ~7 p4 W# L* m ...

1. `timescale 1ns / 1ps
   ; a: f* M2 l8 q3 s- B
2. module emif_test
   
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   7 ?7 Y- n1 M6 q  A' u/ X# g
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   1 r% g+ M7 x# r4 w+ m
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   6 O- R5 V9 T0 }
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    
15.         
    # K/ u& a1 l+ o
16. /****************EMIF Interface****************/        
    
17. //信号声明
    % ^0 k, p, e  r
18. wire emif_clk;
    ! h# A8 q6 N& B
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    1 q; U5 |/ k7 C3 J
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
      F; o0 e  `. V- {
32. always@(posedge emif_clk)begin
    ) j: p$ f$ @- Z1 P. g
33.                 emifa_cs2_reg       <= emifa_cs2;
    9 v. m) Q* Z3 s8 O: d
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    + ~& ^0 i3 Q" v5 `5 |' K6 c
35.                 emifa_we_n_reg      <= emifa_we_n;
    ' ]7 ~. G" F* r# B5 l2 ]
36.                 emifa_wait0_reg     <= emifa_wait0;
    2 g' D* y- [( {& S
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    " `" d0 ~8 K3 s; ?% f
39.                 emifa_addr_reg      <= emifa_addr;
    0 V5 L* Q+ M) A; l# ?! Q& f
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
      E: ~1 @0 K$ i0 S4 g" Y2 Z/ N
45. 
    0 b& n; u% V4 M/ ~9 x/ |
46. /****************Dual Port RAM****************/
    
47. //PORTA
    0 }! B( n' z3 d4 e
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    8 o! [! B! [( `0 u3 f# v+ @  ~
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    ; O  f% k- k7 S. I6 Z5 Q0 G# B/ o
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    
57.    
    
58. //元件例化
    3 M  W! u1 o6 X0 R& u- _4 o& a
59. dpram dpram_unit(
    - ^7 a" I2 a8 ]$ ?8 L" z
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    + j( [  u2 K' A$ S% P7 m2 ~
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    : ?' U7 T7 A; l+ Z9 u
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    7 U  k1 }  D7 H
76. end
    6 s, M: @2 f; T) Z
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    5 j# F: Y" S4 }" c( \
80. begin
    ; L' _% j  b4 w2 l3 q; k% [; ^# B
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    
85. endmodule
    0 W; U8 {# J7 w& d3 B  r
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
9 e' M8 J$ l) X5 ]这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
- K( v4 h4 g; i) k3 S然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
1 ], U, _( C+ K

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
" q( n( S3 I3 ~; q ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
( [0 R: f* l8 A; l调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
4 h6 n& l+ A  X/ u                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
% f! G4 f2 |+ X ...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？