FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

( f3 K; H! S/ b* s. C邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
. B. t7 y0 g9 q- ^
3 {$ l8 ?) x* T+ K' ]

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
$ X# `) H+ H8 H8 h) W2 g

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   % g5 M. _  U8 W5 Q
3. (     
   & _% K+ E  x' b  M
4.    input clk,
   - K7 G% q  `6 I/ J. y* P
5.         input    emifa_clk,    // 时钟                        
   $ ]' [/ r+ i/ M0 L
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   1 p1 S5 k5 X4 }# M+ ^. [. Y  a
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   1 u! j8 T* g; g
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   7 _, A% Q4 H2 Y) H. T' f
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    1 U/ \. u- p6 g7 n" c
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    1 w! b; n* W  W5 y) w0 q2 ?3 E
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    : w  m; S$ g  C4 [4 V4 {9 ]
21. reg emifa_oe_n_reg;   
    - Z( M5 D5 O  x# S8 k. Q- P9 i* U
22. reg emifa_we_n_reg;   
    ; R8 h% J4 J; _
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    - U& _3 A$ F) R7 z
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    - K- G5 S% @+ y9 y
28. 
    + I  H$ k" g- S+ `0 y9 Y5 }5 S
29. //元件例化
    6 l) W& U4 k: m0 N6 X
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    ' r! M- L% X4 Y+ D4 b5 S% {0 |0 C
31. //寄存器赋值
    " Q- o  T+ t% ?# o! [( n
32. always@(posedge emif_clk)begin
    # z2 Q3 d7 c- ?! w
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    7 O# a0 P7 y$ F8 W0 ?, U( ]& Z
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    & [! f1 J8 D, X2 l4 i- C
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    . B/ q$ M+ r7 F" }6 L$ o
39.                 emifa_addr_reg      <= emifa_addr;
    ' ]$ Q9 t! C5 M
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    ) K! v  R" z5 E8 ^: r" k
44. assign emifa_data = dpram_douta;
    
45. 
    ; _6 h) I$ O. H3 t; q( V) I  O  C+ R
46. /****************Dual Port RAM****************/
    . v5 s( X# ]: Z! d& {6 K
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
      V6 [4 \+ H; l* D# W
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    4 L. ~5 j- F" q! X5 j! Q/ C  f' f% W- Q7 b2 I
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    ! n  @5 h& z# a
56. wire [15:0]dpram_doutb;
    
57.    
    " T" p( \* D8 k; X/ x$ d  c
58. //元件例化
    
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    : P: t9 X/ a7 M9 ^5 B/ |# p
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    8 P" K$ w( n/ Y) H. @) N( I
63.   .dina(dpram_dina), // input [15 : 0] dina
    1 y6 ~) B# C/ j% l
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    - y  G0 Q8 I( G
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    $ }9 O8 H6 o1 \
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    4 y: f0 z( [- ?) n% l9 J
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    . X) e" t4 q% l  `2 x
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    $ I6 m2 [. m7 {$ q
71. 
    : s; u$ f! A3 q; k* m1 ]
72. always@(emif_clk)begin
    ; N9 Z8 c" V0 @; n9 z' \' H
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    * O; k' J- M4 T. z6 r% i
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    7 G' y2 c( {5 t4 H  S3 ]2 n
85. endmodule
    ' W0 w+ M* E7 m% W9 ~" X
86. 
    9 E5 {* `; y, n4 Z! x9 ?4 b; y

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
" @* r; N9 H6 l  z  A7 m9 j; `这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
4 v& W1 G! @) N代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

* h4 P, Q+ L  f; N6 N5 I

水瓶

Lewis 发表于 2015-4-17 10:10
1 ~/ j0 i# B5 QEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
4 A! }) q2 N- S0 F+ E ...

* V( }7 ?' c+ i9 T  B  U我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
4 l" h  |  i7 S  x" I( @EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

2 o* ^% [' Y; [& F7 ~5 M  j3 D( I还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？