FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

+ M" L4 h3 N: x6 G# k9 e5 d邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
4 w2 m8 b) k: z, B$ F& H) h! k

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

  b% b( d! q0 ?3 JEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
; D7 p2 ?( d) b# h$ L. d5 X) m3 R8 A# r

水瓶

Lewis 发表于 2015-4-17 10:10
& m9 I5 t: e) E. OEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   8 I1 M6 K# t& r
3. (     
   
4.    input clk,
   ; F$ h3 Z& X  r
5.         input    emifa_clk,    // 时钟                        
   ( y$ w# t1 M* l% q/ j3 s0 r
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   ( \: a8 m6 u2 z1 T- o2 k) G
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   # ?: Z) J& T8 J% L) C2 Q
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   $ n4 F! ^/ m) E6 ?4 H
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    3 E. j# K3 T! \8 J
13.         output    [15:0]emifa_data   // EMIF 数据总线
    : e6 X4 C& B0 B( O/ C
14. );
    / X( z# A- M7 g, M% ?
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    5 D5 i0 s. \0 o1 }  `. o# F, {
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    & _3 G* m  r. r2 x4 d4 b
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    + g* |" ?# {) O; j, s
25. reg emifa_ba1_reg;     
    + S" [- D& `( T& k4 w
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    * p. c+ O/ g( E4 s' i% C( [
28. 
    ; I% x8 v' f4 y
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    % s: d- \# h; Y8 g) H1 S5 X* \7 T) Q
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    ' h$ F2 y/ G# n7 ^
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    & w/ {6 d$ H) N0 C" @; {) d
39.                 emifa_addr_reg      <= emifa_addr;
    7 g+ ]5 K& v2 f" ]% [  X
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    # g6 w; Z5 e3 x
42. 
    " j1 @6 S. S( @
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    ( ]4 L0 A$ B5 M7 ^7 w- m, G
45. 
    , N' _4 W6 }9 z& a$ O6 x" \
46. /****************Dual Port RAM****************/
    ( h& ?, g; t3 \$ z
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    3 Y; D  B/ x# u; \
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
      `7 O4 _) m/ O7 E- J8 I
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    9 }% o% |8 t: X; x
54. wire  dpram_web;
    % l! q# u5 z4 {& c0 j
55. reg  [15:0]dpram_dinb;
    2 |- S" G2 }/ o* o) p! G
56. wire [15:0]dpram_doutb;
    8 d1 e4 H' I0 P# K+ Q, b0 Q
57.    
    5 c* t# T/ c5 U" [  y
58. //元件例化
    
59. dpram dpram_unit(
    : u5 W5 \, B0 Y; J7 [
60.   .clka(emif_clk), // input clka
    0 f) {0 N! S+ E* i. ~
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    ; i& ?/ V0 }- r* E; p3 y
64.   .douta(dpram_douta), // output [15 : 0] douta
    ) U! w. E# F: M
65.         //clkb                  => sys_clk,
    / v: n- I1 h& A5 H! p# F
66.   .clkb(clk), // input clkb
    ' d. s% g; v( p
67.   .web(dpram_web), // input [0 : 0] web
    # u0 W7 J- c7 w+ u+ b
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    - p( ~6 o9 Y9 V
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    9 {5 m$ H6 F( N7 |7 Y" p$ P# c
77. assign dpram_web = 1'b1;
    ; Q2 F/ h! s. v. I7 i9 M
78. 
    ( ~- i% X/ X  e2 ^3 K
79. always@( clk )
    $ O5 N3 O: o* c9 P  P
80. begin
    * X3 s" M# c9 [3 M( A$ [8 B
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    - \: Z; @# G# Y( Z" I1 Z- N
83. end
    
84. 
    
85. endmodule
    
86. 
    $ e  W) t/ n: E, u

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
2 h) i- Q5 G  l0 D8 Y这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

0 }) F# K! W5 d* x3 [! K' O

水瓶

Lewis 发表于 2015-4-17 10:10
3 {0 p" I- G( _EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
4 @% b' |9 c: K1 A; M" R% w ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
7 K7 C* z. K, u; T* C. [+ ?                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
, o( h6 k# A* M9 v) }" s: E ...

0 c. M& o* P, W% E0 X还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？