FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
" [7 r' g; U6 a9 Q+ ~5 J* f. D还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

" R! Z2 W' b0 n* T# i# _, HFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

0 v8 X5 [' C  \! i3 W2 ?2 d2 YEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
5 H  [0 }- N  [. L- g5 o

水瓶

* b7 Z& A+ d9 ?* U% u+ Z3 A

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
     A9 w$ e4 ~' p0 P8 p. }
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   1 L% t/ i" C7 e' w7 m/ s) I# U0 h4 K7 c
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   3 F  w& m7 _& m
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   + r, A. e2 S1 [; d) N
9.         inout    emifa_wait0,    //等待输入引脚      
   ' e1 v' [/ f9 S7 d% D
10.         inout    emifa_wait1,            
    / N6 c. n* c1 w
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    $ ]& J- t# Q. `2 g+ L  N, ]9 U
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    7 Y( j5 B$ N; A2 v/ a
20. reg emifa_rnw_reg;     
    . i4 X& W6 I2 S7 J3 n/ r
21. reg emifa_oe_n_reg;   
    ( m* a4 ?: ]& @: C+ C2 P5 Q
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    4 f; a' o: [7 T  J+ x! A
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    , e) K4 N$ N3 [9 K' U# D' x+ C
27. reg [15:0] emifa_data_reg;
    
28. 
    1 W6 U% p/ T3 i* B
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    % C/ H$ q. r% g/ l! }% b
31. //寄存器赋值
    0 j3 O) C6 F) K7 E: V( D; K
32. always@(posedge emif_clk)begin
    5 ?% S, w$ \' C# Q2 C  l
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    ! k4 H. ^' S9 N2 N& y
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    # q/ Q# W2 x) {- B  V/ U
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    ( a/ b9 i- ^! m5 ?' p
41. end
      i( w0 Q1 m& k4 s4 N
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    - t0 c+ |/ }1 [0 \' h
45. 
    
46. /****************Dual Port RAM****************/
    8 i/ {4 }, n, I. b) g
47. //PORTA
    # |0 d; ]+ ^6 n
48. reg  [14:0]dpram_addra;      
    % N5 t5 B, T( Z3 K5 j5 d, }- s
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
      [. y9 W, ^" u0 S) R4 I
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    8 f: ~$ {3 G" {8 u
56. wire [15:0]dpram_doutb;
    9 n4 R  p# N: a6 Q* e+ v
57.    
    5 r& I$ n  T( g+ B3 L
58. //元件例化
    * U: {! j' v) @0 R& V0 F
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    ; G& Q$ Q) P4 f. y! D$ A& J% b6 E
61.   .wea(dpram_wea), // input [0 : 0] wea
    ; c$ F5 E7 h/ d& A
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    $ P1 \2 l& l- A5 I! R" i" C8 r
64.   .douta(dpram_douta), // output [15 : 0] douta
    . @7 k7 Y; r( J1 G% ?
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    , r& o/ T1 f6 N( g6 A
67.   .web(dpram_web), // input [0 : 0] web
    ; W2 F) ]  U5 Z- z
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    5 z6 M) F# H0 e# {
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    * |, J$ I- O$ w: T8 f
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    , W; [! ^# I+ T9 T, C9 v7 U2 V
76. end
    
77. assign dpram_web = 1'b1;
    # B7 z! K5 F& I- }: r
78. 
    
79. always@( clk )
    , q! F' u! c4 M0 O# Y
80. begin
    0 n/ e) V. p% g" i) N3 s
81.         dpram_addrb  <= 100;
    : p0 F: y# t, D! s# ]3 x
82.         dpram_dinb   <= 16'd2048;
    , M9 a* z: Q# g" |: {& X! ?
83. end
    
84. 
    
85. endmodule
    
86. 
    & L. d% K: o* V: z- N2 u. A

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
& k5 C! o/ {; X6 O" I: U# H代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
4 J' W1 A/ \! ^' k# x然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
' k; Q. m6 ^8 Q/ E. K, U5 m% g
/ C5 z% `8 F& O: Z

水瓶

Lewis 发表于 2015-4-17 10:10
  N+ J  M. P# ~EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
2 Q0 F+ ?3 @  p  `9 R# P5 K9 L ...

5 f' w! P5 [7 i$ t  f* `* u我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？