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FPGA与DSP通信问题。

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发表于 2015-4-15 15:06:31 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
1、  我现在要实现的基本功能是:一组数据给FPGA端的双口RAM,然后DSP通过EMIF读出。不需要DSP再FPGA写入数据,如何更改贵公司的例程?我的更改是:DSP端注释掉写入FPGA部分,直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0,不是直接在双口RAM中初始化的数据。请问问题出在哪里了?还望版主大侠指导。
% h6 u- I" v1 p/ F, w' U7 @% Z, N
邮箱:604285180@qq.com
* `. E8 a# R+ c1 C% _

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沙发
发表于 2015-4-16 09:51:44 | 只看该作者
只需要把(下图中)向FPGA写数据的部分注释掉就行,其他地方都不需要修改。
' t/ h8 ]3 Z" b/ i5 H0 h
5 s* O. U( }6 r

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板凳
发表于 2015-4-16 09:55:21 | 只看该作者
还要注意数据在FPGA存储的地址,跟dsp读的地址要对应
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地板
 楼主| 发表于 2015-4-16 22:14:25 | 只看该作者
Lewis 发表于 2015-4-16 09:55" L6 R) s; G2 ?4 n  a4 A
还要注意数据在FPGA存储的地址,跟dsp读的地址要对应

( y; c4 s% P' m/ IFPGA端RAM的地址是从0开始的,DSP端地址是0x6000 0000的地址去读,请问如何映射地址?
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发表于 2015-4-17 10:10:29 | 只看该作者

0 A/ u, _0 ^  zEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
* A& v6 C, ?; l0 g* E. A8 p

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 楼主| 发表于 2015-4-20 17:17:38 | 只看该作者
本帖最后由 水瓶 于 2015-4-20 17:24 编辑
. |7 @! Y! E0 a( t8 J
Lewis 发表于 2015-4-17 10:10" i  S& _& m" @( i
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址& b/ M/ h! R' M- l* b/ H9 c. C
...
  1. `timescale 1ns / 1ps7 ?& ~9 G  ^: E4 e+ X/ O/ |: v+ G4 P
  2. module emif_test  U' [/ m& S' ?- X: y+ Z- y
  3. (     ) G+ Y3 s, Q% L/ `
  4.    input clk,
    . K- D' I) v; l3 i# x' L
  5.         input    emifa_clk,    // 时钟                         , B: W3 H- ]: n1 J1 d0 K" {! x/ i
  6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  (与异步器件片选信号相连,只在访问异步存储器时有效)      + |6 `1 F* Q  h1 [' n" ^) R& K
  7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
    4 K9 q; b! ~5 r' u
  8.         input    emifa_we_n,     // 低电平有效写使能引脚      
    " O! m" P1 e, k& \' _
  9.         inout    emifa_wait0,    //等待输入引脚      " L9 P( V+ g0 v7 C
  10.         inout    emifa_wait1,            
    , c' ]* j1 n/ H, }0 P
  11.         input    emifa_ba1,         // EMIF存储区域地址线 ,当与异步器件连接时,这些引脚与EM_A引脚共同形成穷到器件的地址。            ( B- G% G* @( e6 F  ]( N2 V- o
  12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    : M- A1 s' J# C/ o
  13.         output    [15:0]emifa_data   // EMIF 数据总线
    : k' H  n. \  Z5 c+ x
  14. );
    & D. g/ `- o- e! F3 l( t, z/ M
  15.         
    + T1 `$ d3 v8 P! M# |3 E
  16. /****************EMIF Interface****************/        
    7 [. m: W# _$ y5 w' `
  17. //信号声明1 K# d* u# {! d% h* ^! N( m; s
  18. wire emif_clk;& u$ U: c, s# h( z/ b  w
  19. reg emifa_cs2_reg;      
    1 `, b% t3 Z( z+ \( p$ D
  20. reg emifa_rnw_reg;     " [9 y2 J+ N1 M9 c  B: P% J5 ]
  21. reg emifa_oe_n_reg;   
    ( P1 k4 v+ I  z8 b9 ~3 M" d
  22. reg emifa_we_n_reg;    9 S+ c& T4 h' O+ U0 e4 Z7 E
  23. reg emifa_wait0_reg;   
    / G9 `" V3 B5 f, U& I$ w7 A5 I# T0 }
  24. reg emifa_wait1_reg;  
    $ J) ]$ C% C& v; B0 f6 P) z' z
  25. reg emifa_ba1_reg;     2 `" i( U/ K# j' Y" d3 b9 V; f
  26. reg [13:0] emifa_addr_reg;      
    & a, a" k) m* Q
  27. reg [15:0] emifa_data_reg;
    : K: t( t% S$ p9 ~
  28. 3 C  Q2 v" @$ W. y' W& _
  29. //元件例化$ {# b2 r. c9 {7 W5 }* c& J
  30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));9 r4 X, H! \: L
  31. //寄存器赋值
    ! L, r4 X7 G0 H5 {; K
  32. always@(posedge emif_clk)begin
    / R+ s; J6 N- x" R+ K8 O2 v  b
  33.                 emifa_cs2_reg       <= emifa_cs2;  z" J# S$ {7 X4 T5 b2 s7 o2 J
  34.                 emifa_oe_n_reg      <= emifa_oe_n;( b4 U, s$ t" K$ J. z
  35.                 emifa_we_n_reg      <= emifa_we_n;
    / K. Q$ N- z' ^) {
  36.                 emifa_wait0_reg     <= emifa_wait0;
    7 @+ [9 X9 ^% G( V, F% v
  37.                 emifa_wait1_reg     <= emifa_wait1;
    * p( Q; U5 \0 Y0 }' P# w4 Z9 {* n
  38.                 emifa_ba1_reg       <= emifa_ba1;2 {0 @4 Z0 f8 L( A3 O. q
  39.                 emifa_addr_reg      <= emifa_addr;' X! S7 @8 R4 I2 Z9 v4 I6 e1 n# [
  40.                 emifa_data_reg      <= emifa_data;
    5 |) u( B6 o- @+ V3 h, R, }# _
  41. end
    0 E) E3 V  o7 a3 ~/ i5 o7 u

  42. ; h* c9 ?. e  @, A: Z- y  `$ Z# F
  43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    8 P' v- Y& `0 w( E, c/ E
  44. assign emifa_data = dpram_douta;1 ]2 @2 x- P0 L9 ^* M! `; [3 `

  45. - F/ t" ?/ }4 C7 B( V
  46. /****************Dual Port RAM****************/
    7 \; R! ?6 M! D  I( ?% m+ f
  47. //PORTA
    " L# ]8 w- z/ k
  48. reg  [14:0]dpram_addra;      
    2 f8 A) \- F  {! b$ Q
  49. reg  dpram_wea;         + [3 K* {1 y5 O7 k# Q! \4 b
  50. reg  [15:0]dpram_dina;       5 q- b# {: R: u7 `+ z! Y
  51. wire [15:0]dpram_douta;           
    ( {$ ?& O4 ^5 O
  52. //PORTB. H/ n- _2 h% W: O/ W
  53. reg  [14:0]dpram_addrb;       5 f! g) I" x. h4 y2 Y
  54. wire  dpram_web;  m6 @) d5 L# p/ g! k% H. j$ b- l
  55. reg  [15:0]dpram_dinb;
    % o& ?" }; B6 A4 w+ q
  56. wire [15:0]dpram_doutb; * d4 E6 u+ z/ ]8 j* B: o
  57.    
    ) U7 R- g8 s1 U4 `/ {) a( j
  58. //元件例化# }5 U- s& A3 w: r) O
  59. dpram dpram_unit(  _' |. z7 w. P0 P/ c$ i. S; b& s
  60.   .clka(emif_clk), // input clka
    ! ^' z- Q; ~/ H6 k: H
  61.   .wea(dpram_wea), // input [0 : 0] wea
    # Q4 O/ |8 l- c* r2 A/ O0 ?8 }
  62.   .addra(dpram_addra), // input [14 : 0] addra
    # C' G$ x/ m* n/ E6 t+ A
  63.   .dina(dpram_dina), // input [15 : 0] dina5 F' M- T5 f$ `) _
  64.   .douta(dpram_douta), // output [15 : 0] douta3 N+ K$ I2 q: \$ `' q
  65.         //clkb                  => sys_clk,
      W. ?0 N1 j, D. `) x* v
  66.   .clkb(clk), // input clkb" i8 g7 }$ \% l) y5 D
  67.   .web(dpram_web), // input [0 : 0] web
    7 W, [6 I1 N) A% ^! o9 F
  68.   .addrb(dpram_addrb), // input [14 : 0] addrb3 q9 I3 p) j% ~2 w+ S4 M
  69.   .dinb(dpram_dinb), // input [15 : 0] dinb% k9 g' t4 O6 t5 x
  70.   .doutb(dpram_doutb));// output [15 : 0] doutb)* G* G# G8 V9 N2 K
  71. ) ?/ r. {4 h8 H; F
  72. always@(emif_clk)begin$ ?* z- v- Q) m3 |) W- ~
  73.                 dpram_wea             <= 0;
    3 h; t1 L/ E  q
  74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    / Y3 c' p6 k* A
  75.                 dpram_dina            <= emifa_data_reg;+ N4 d; E8 z6 _# _  A* G. w0 g
  76. end
    ; W. S/ \/ l, }9 e" ?3 `/ g6 u2 U
  77. assign dpram_web = 1'b1;
    7 u5 G8 ~# R$ Z8 T& K
  78. ( Z& {3 w- T7 n9 E5 y) e7 B# P
  79. always@( clk )0 u) x& v" H  f/ G; w
  80. begin) ~$ W6 [5 o, l  Q5 Y
  81.         dpram_addrb  <= 100;
    ) q) [6 D& h4 V: m, U
  82.         dpram_dinb   <= 16'd2048;
      a8 l5 V8 O' ^4 X& t- X, E/ G; n  I" T7 u( E
  83. end, v9 h' D% U) f/ Q( j' ?: I
  84. ; Q$ ~* t2 p' T# G9 I, e- N
  85. endmodule8 m( c! s9 f7 `9 Z- ?% U2 Z
  86. & Z8 o! y  ~% b  T5 Y8 z2 I" R
复制代码
嗯,谢谢,这个懂了,但是读出来的数还是不正确,fpga端具体代码如上。
7 d$ h  h! H2 ~& ]这段代码相当于RAM的A口只用来读,并且dpram_wea一直置零,RAM的B口用来写入一个数据。' B4 |4 E' V: M
代码下载进FPGA后,DSP端先注释掉向fpga写入数据的部分,直接读取,读取的结果都为0,包括  dpram_addrb  <= 100;这个地址下应该的2048.
4 U% V6 Q1 B% B1 d, X6 c然后把注释去掉,DSP端可以正常的写入数据并且正确的读出数据,但是我的FPGA端已经将  dpram_wea             <= 0;这里置零,是没法写入的,所以对于DSP端还能照常写入读出产生疑问。
  L8 s8 X8 E- m
* U% z. _2 c) b/ v! r- W* I) C
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 楼主| 发表于 2015-4-20 17:31:45 | 只看该作者
Lewis 发表于 2015-4-17 10:10/ ?0 N, ?& ~% k" W1 Q) P+ k! ~) h
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
  j. w, O' c, A( I6 A. W ...

2 R( c% r  f+ ?! y# i9 r9 c我的硬件平台是:TL138F-EasyEVM(浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核)
% _2 \  }" _9 L' D$ x' t3 D- @: i调试例程为:DSP端:EMIF_FPGA----EMIF总线FPGA读写测试0 ~1 m  d) E- s1 c3 O
                    FPGA端:emif_test
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 楼主| 发表于 2015-4-21 19:19:07 | 只看该作者
Lewis 发表于 2015-4-17 10:10: U5 h% O* j8 L# W8 G
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址, Q$ X' Q2 H. z
...
+ b1 L! @9 w+ T( g
还望版主指导,卡了好多天了,原理都弄明白了,就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据,还望发一份程序给我。谢谢了。
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发表于 2017-8-12 10:01:33 | 只看该作者
楼主你好,这里你弄出来了吗?
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