FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

* Y+ M" f2 i; v: e& i邮箱：604285180@qq.com
6 l* p0 }% Y% y! a) d/ A

jj909305

楼主你好，这里你弄出来了吗？

水瓶

Lewis 发表于 2015-4-17 10:10
2 Q7 k' l. B& S7 r$ e) _EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
5 b  ]2 \) h3 s5 Y" _ ...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   $ s2 E1 g2 c" @2 e5 H
3. (     
   
4.    input clk,
   4 Q+ g/ c8 _  @1 `
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   $ S3 c8 [9 L% ?
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   $ P, V6 R9 B7 t) i5 g
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    . _5 n( Q  n5 s
15.         
    
16. /****************EMIF Interface****************/        
    # U- k' a' ^: z' c. p
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
      P6 N. b9 H: U! j$ _# A. \% _
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    . R( i+ r7 _* w- G
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    
29. //元件例化
    8 I7 Y( m- c% E/ Q6 R
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    : j" s7 v. Z9 T( |! M
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    $ f2 G2 @# @# Q) S" o
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    7 C& \( l  B# V+ w, S  ^# D
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    0 a6 M8 \- @- H" ~. T% @% i
40.                 emifa_data_reg      <= emifa_data;
    1 i$ K( N. S4 V+ s, ~
41. end
    
42. 
    0 S8 s+ {1 ~4 k2 l+ N0 Q
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    2 f5 c7 h0 J5 a) F% r
45. 
    3 d5 Y1 ]( c7 d
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
      R- H* w5 n( W5 J% p
52. //PORTB
    # V6 I  H* @* h' y, S$ i# T2 t7 f
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    : H9 s- `2 A1 c; A1 M- ]% ]
56. wire [15:0]dpram_doutb;
    
57.    
    
58. //元件例化
    ) D" V  H+ b' ^4 O& h
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    7 u7 |" U0 ?* P6 _7 {2 E$ x
62.   .addra(dpram_addra), // input [14 : 0] addra
    * N/ x( a; n7 n8 w2 C' I% o) d
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    ; x- ~' Z0 ?! k8 G( C; E
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    0 s9 S5 ~0 [/ a: @" i
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    - h+ V1 [. G: Z. d: I) d* F
71. 
    
72. always@(emif_clk)begin
    ' i3 T3 u9 ]8 _8 X: l2 ?
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    3 a7 N( a  c5 U7 j% Z
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    ) A+ A( F# L) e% e
77. assign dpram_web = 1'b1;
    
78. 
    ; j0 g3 I' _8 Y  p% I: r* z
79. always@( clk )
    8 P3 r. D3 `3 d9 n& v
80. begin
    1 c; l! P, b! P3 n7 N
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    
85. endmodule
    
86. 
    - a. ^* j# d: S; L% M5 ^

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
! A7 R/ {7 i1 P- ^$ L. U4 Y然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

4 P4 ]3 e3 g' _  q

Lewis

6 b9 _/ M- h0 ~6 Z6 NEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
: n# T7 r! j- m( u& S% d6 u* b& U

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

2 X& {" O- {& F7 RFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

4 R# ~( y# L4 c  ]  Z6 }