FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
5 y) K8 ]& E3 E" I7 C3 u4 ?" g

jj909305

楼主你好，这里你弄出来了吗？

水瓶

Lewis 发表于 2015-4-17 10:10
( K6 Z/ l; h2 A' r. _EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

' I) |* u7 ~8 l. V+ o2 s  _还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

水瓶

Lewis 发表于 2015-4-17 10:10
5 U3 }) L9 y- j$ _* f/ M# ?6 S: G  w9 NEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

% I9 B4 l# @# m  r我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
! l2 ]% o: k( j  d调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

& N$ W1 z' i6 |% B6 J) X- W

Lewis 发表于 2015-4-17 10:10
5 M% }- r. e) xEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   3 Y& N8 k( ]; I
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   ' Y: J" x! D6 N, L
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   + J; \% i* [' l
10.         inout    emifa_wait1,            
    ' y# e" Q9 H$ D! `. X! q& @
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    3 N$ r' P" f0 L# Y5 M
14. );
    & q! r# f* Z; ^0 }9 M
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    7 f) S# q9 t/ [8 {8 O$ {; q
18. wire emif_clk;
    , T0 H5 O! c& Q
19. reg emifa_cs2_reg;      
    % l3 X8 z% \. |! N9 [
20. reg emifa_rnw_reg;     
    3 d6 z- q( |* n/ e/ X* N
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    3 ?) U+ y$ `; k0 a. ^3 n8 q
24. reg emifa_wait1_reg;  
    9 w. B5 N! D1 w" j
25. reg emifa_ba1_reg;     
    ! ], Q$ }9 n5 ^
26. reg [13:0] emifa_addr_reg;      
    $ o; r; M* a/ w7 R6 H
27. reg [15:0] emifa_data_reg;
    
28. 
    
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    8 e" d' Y4 \) b7 i! o
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    $ f4 Y2 ~% X# `7 `: A+ N
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    # W% U) w7 `4 P/ _1 G, [9 K- Z
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    $ b! N. p" k: X( e# A6 T" d
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    2 q. y# p) v! ?. D- L
40.                 emifa_data_reg      <= emifa_data;
    ( N1 v/ }; T$ c* q; `5 I3 p7 ]7 v# O
41. end
    5 t3 l) r/ n: m5 @6 y* y5 G, Y
42. 
    ' E. x6 n. v6 u* y6 n" g/ j
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    - p0 ~( i) {5 Q& M$ U7 O
49. reg  dpram_wea;         
    2 }/ T. ~/ I* G% u5 r$ t+ A: t
50. reg  [15:0]dpram_dina;      
    * d) B2 Q  v% K
51. wire [15:0]dpram_douta;           
    ' g# d. v2 l1 N* L1 V* C( t0 j
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    & s. x4 u2 F9 Q, g
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    7 c6 k/ V5 }5 }- d, G+ B
57.    
    
58. //元件例化
    
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    ( o3 z  Z2 R( e) s. T
62.   .addra(dpram_addra), // input [14 : 0] addra
    5 q. p3 [: ^/ b. n8 g* Y& h" m
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    / s: W% O3 h0 H% [) E
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    4 E9 ]2 v9 d# M; j( S# }- u
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    $ A3 h3 @' F, `5 s# K* r' V
71. 
    ! e/ x! ^/ B5 B7 Y3 a+ }
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    7 l+ a% _7 t2 F5 ]
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    ; Q  t+ h  K6 q! ?, d
78. 
    
79. always@( clk )
    
80. begin
    6 I: Q! B& b3 q7 t
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    - ~1 ^; ^5 J9 u7 c* c
83. end
    
84. 
    5 b! |% P" K3 v9 B. S1 Y+ w! j; E
85. endmodule
    # @6 Q3 o- A6 }3 y
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
* q. P3 i, P  p" P
0 F5 ?- `4 `) G$ H* y( _

Lewis

6 f( T' n* l) m, |5 n: G, VEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-16 09:55
; p# A1 Z9 B, _' c还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

: M* E3 ~7 \+ S" P( r