FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

" Z3 L6 u7 C0 X# n' @- @邮箱：604285180@qq.com
5 O/ T* N- n; `4 g  D5 ^

jj909305

楼主你好，这里你弄出来了吗？

水瓶

Lewis 发表于 2015-4-17 10:10
) g$ h+ `. O0 |' }% q3 x/ ?' EEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

: @6 V+ A  h) A* \# f还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

水瓶

Lewis 发表于 2015-4-17 10:10
5 u# u& h: s6 W. MEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
: M$ s" v3 P" ~( \* |, J ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

; O' F# @3 x) X+ Z0 v/ l3 t

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   - r8 c: ^& ?3 ^- t/ i; n/ s+ m
2. module emif_test
   
3. (     
   % K- X* }3 X9 F) y) A5 h
4.    input clk,
   8 U" M! T# J4 W
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    8 m4 v. W8 Q8 A  Y. V9 F
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    
15.         
    , u9 w% v  X; s5 w/ g3 B# N
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    + s1 |  h, h' a4 r( K
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    2 T; a; [. I; T, i; `- b0 ~2 ^: Q
21. reg emifa_oe_n_reg;   
    5 [- E# }  j: j  K8 \2 _
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    " ^9 a& x5 F' {4 C
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    ; s, y/ ^7 N2 _
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    2 e8 |- z! i$ F9 e3 M, ?; T- c
31. //寄存器赋值
    $ d: S2 ^8 g3 V3 g1 A: [
32. always@(posedge emif_clk)begin
    : x8 E3 D# [# [$ a) L+ z
33.                 emifa_cs2_reg       <= emifa_cs2;
    7 |  s. V) c4 T
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    ' _% k1 |+ \6 |1 w( v9 r; J; E* _
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
      O, R) ~9 j! F1 J
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    6 i! F. m. C% X
41. end
    : d7 V- A& a+ Y7 x+ A* Y
42. 
    9 {$ O3 Z" X8 P( s5 h2 I8 t) C1 x: I' `
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    , c, t0 D8 E, J* ^- B+ z& R+ O
45. 
    / N  E! @( I, p& F5 q
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    8 g& K& @/ u8 N  J' ~0 c7 n3 e
49. reg  dpram_wea;         
    $ u% |! _! k! A$ E# T" ~4 s
50. reg  [15:0]dpram_dina;      
    0 x; ]! U2 N' @1 ]
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    7 g$ p% v& J  s5 H
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
      b4 {8 F2 _' ^$ z5 D3 d5 {
55. reg  [15:0]dpram_dinb;
    ( J: ?( f$ l" H4 }
56. wire [15:0]dpram_doutb;
    : Z# P; Q: i/ s5 h$ a( t
57.    
    
58. //元件例化
    
59. dpram dpram_unit(
    ) ?" l. x4 `7 u3 x6 U- [: i6 N
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    " p9 ]/ W0 R' p) M. C5 y
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    ; l- Q; I( j9 e) S; G
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    5 I0 j6 a3 t' I! N
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    + `" c) ~- R8 M# |5 K- L
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    5 v- @: ]& G$ I  H1 S- ~
72. always@(emif_clk)begin
    ! ^4 n* `  I$ L* l% N4 x4 L0 t8 b
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    ( S: K' T" p# T5 f( O. x
75.                 dpram_dina            <= emifa_data_reg;
    * y6 S8 V$ a( A- I
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    6 f3 z) o6 h) K+ ^" b* b' c/ |
79. always@( clk )
    
80. begin
    
81.         dpram_addrb  <= 100;
    ' P4 S" y1 p/ n
82.         dpram_dinb   <= 16'd2048;
    6 a" d: R# \  l0 b! r
83. end
    + A" x0 b, R' m0 b$ R/ m
84. 
    
85. endmodule
    
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
- o7 T/ ]8 r8 I' d$ w) o  O这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
; `4 b) c8 [9 ~+ H5 ?& f

Lewis

" `( C4 @" c0 O2 v' fEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
' ~! P) ^9 H5 M# ~4 z3 t+ h
# @6 c+ w. x' N" M- S" ?