FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

+ q" @$ x# r- S7 B+ R; _邮箱：604285180@qq.com
" q+ Y( ~1 o" }; z% C6 C

jj909305

楼主你好，这里你弄出来了吗？

水瓶

Lewis 发表于 2015-4-17 10:10
# z) z) }( n" uEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
5 A1 @1 _/ Y/ ^  R) O  S ...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

水瓶

Lewis 发表于 2015-4-17 10:10
( y' Q7 |2 @* Y8 c( AEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

0 X( t& @* |- ^# S+ c

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   ' c& I' L7 D1 R6 h
2. module emif_test
   # X9 I, C2 h8 Y3 G  ^
3. (     
   ; _" _1 X& [; s. I
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   ) ^2 d' W5 f9 J
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   ; J( h% m2 T5 F0 ^/ D
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    ; x! P/ A6 W% I* p; P
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    4 r  _6 _& h' |1 j5 j* c0 x* {9 t
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
      d3 v3 K3 U4 {9 g$ O
14. );
    4 t+ F( Z( C2 _+ S2 J- i& Z% V5 ~: D
15.         
    9 Q% j. \* M/ D$ e, X0 X  A) O- W. `
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    + P0 M4 y2 \" n' L& ~7 N' _. W
21. reg emifa_oe_n_reg;   
    ) H' A: u% H! F+ U# @& V
22. reg emifa_we_n_reg;   
    & s0 p+ `  M4 w7 n2 g( {7 B
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    + G) Q) m  n: _& {  a- n
28. 
    6 k* X  e0 i! }% {
29. //元件例化
    - D* a5 N: U7 s: l( J3 B, Y- b7 P
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    / j" B5 w+ M, `7 C9 ^6 Q9 Q1 ?/ J
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
      O4 M) @0 N; B2 L3 [0 k8 U
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    $ M; J; {; g% ?6 O, [4 t
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
      ]$ Z+ T% U0 j- L
37.                 emifa_wait1_reg     <= emifa_wait1;
    ( \  c1 R; B; h$ E! B
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    - _6 ]: ~3 o" l4 d. G
40.                 emifa_data_reg      <= emifa_data;
    ' O6 H  t! i& J1 n* Y) J3 d' h6 ?* U
41. end
    ; f4 E" R# S* N
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
    ; S3 E5 @2 y0 E9 ~; J, Y
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    8 e6 `6 h9 G4 r5 d/ ?9 k" |
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    3 e  u* c3 C4 z2 u' e
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    % R2 J% Z# H! ?: k9 g9 W* P
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    # R! A, r* s- K  W2 ~
57.    
    
58. //元件例化
    : C, I3 j, \; q7 t
59. dpram dpram_unit(
    1 ~6 F9 O6 G" ]7 X0 Z8 ]: p2 a
60.   .clka(emif_clk), // input clka
    : v. s# W: o3 U# J4 V) e
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    * M- E; x. s4 S( y4 s* ^
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    % |4 A  \; e( v# L5 t' ^
71. 
    
72. always@(emif_clk)begin
    4 ~/ Z9 v( c3 }7 X8 K5 ~
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    & [( G; r) [, q! {
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    5 q5 i: a1 \( \1 l7 h
80. begin
    # ^- f, Z& O) T* z, F
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    / F/ h" q, K9 |" U/ N% M0 O
84. 
    1 \# z" z0 k2 ?' P# D
85. endmodule
    
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
& `* F1 s6 e- y" o这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
0 I/ }0 {% B1 Q8 Q

Lewis

4 r( Q! O' x! a# G% OEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
6 U  B: E7 Q9 c, x# v

水瓶

Lewis 发表于 2015-4-16 09:55
3 n: A; \3 d% A( b& c还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。