FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
2 d( U. A' f2 B( j$ G1 Q9 ~+ ~3 S

jj909305

楼主你好，这里你弄出来了吗？

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
1 G- S8 d7 d7 y. q7 V- S1 S# X调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
4 ?' k- N. V+ K, ?/ k! z                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   ! s4 q5 s3 m/ I: i( Q7 U
2. module emif_test
   
3. (     
   
4.    input clk,
   5 x! ^, y% a8 E3 ~  L' r6 F2 N
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   : Q& F4 b' X& |; ?6 f& u# F" H
10.         inout    emifa_wait1,            
    # m! t7 }8 ~% Y" _0 b
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    & C2 s8 R' a( `
13.         output    [15:0]emifa_data   // EMIF 数据总线
    7 E5 s$ S. L% [9 }& Q1 a
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    ' j0 x0 A# }4 R/ i9 u, w7 D7 s
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    - u% g) J) x2 x- t
21. reg emifa_oe_n_reg;   
    9 G- \- g3 j) P3 d$ }: X) d" P
22. reg emifa_we_n_reg;   
    + o  F8 G2 J; s2 ~2 W
23. reg emifa_wait0_reg;   
    # G; D% I' u$ P. g) Y
24. reg emifa_wait1_reg;  
    2 f2 E8 K: R8 T( @
25. reg emifa_ba1_reg;     
    " I2 K/ @6 g* m1 ?- j  e& S+ Y5 k
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    / G7 I" `2 |' J- W8 D
28. 
    
29. //元件例化
      ^6 y! {; w- \/ D1 z
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    ( X- h7 e$ ]8 z: B( g
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    7 K7 C  I! {# }, \" C6 J" \9 ^
38.                 emifa_ba1_reg       <= emifa_ba1;
    % q% c) e! P+ W/ j3 ~
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    5 g5 A: ?' ?) x% U
41. end
    9 A3 U6 i8 ?& L# j) [% D9 d
42. 
    " L* g7 O. p( ~( H
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    * ]4 M5 q6 K# T) x1 I0 t* w$ Q2 V
44. assign emifa_data = dpram_douta;
      p9 |4 f+ l* g
45. 
    : [% d$ U# R$ ~; D9 K6 _
46. /****************Dual Port RAM****************/
    + ]# Y: @& V6 S, S% J9 \
47. //PORTA
    * K: B' j0 \# L
48. reg  [14:0]dpram_addra;      
    ' z. n) G: [5 m3 ~, _
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    ) s; }- N: L! f3 [2 d# E' j5 i
51. wire [15:0]dpram_douta;           
    - r. }; x5 o2 a7 S' M9 n' [; T
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    ( ~* a  g& R) |$ g: c& ]- h
56. wire [15:0]dpram_doutb;
    
57.    
    , ]- k7 q) M3 b9 n
58. //元件例化
    
59. dpram dpram_unit(
    4 G+ l* h$ H; t
60.   .clka(emif_clk), // input clka
    , j' P. ^6 A  E; f
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    : \. j* S" J4 s6 j3 m! n
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    : E' C, }3 C3 q& k; J$ M7 X8 m
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    / v6 @" ^' Y( Q7 r" y3 H! j
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    ) D0 U" D" Z" D4 G
71. 
    ' |& T. [  b" U+ q# A2 n
72. always@(emif_clk)begin
    0 V! Z8 K( x% _+ _( D
73.                 dpram_wea             <= 0;
    , b; a2 l- |2 a8 q! ]
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    2 S4 I# D7 F" a/ F7 f( I
76. end
    . c# ?, u1 Y8 D6 ^; K6 x
77. assign dpram_web = 1'b1;
    6 a/ Z3 K/ C  n6 h  W; m: U
78. 
    
79. always@( clk )
    ( q' J1 W& s5 |* U' W
80. begin
    ) C+ G  r" N5 _& r6 f
81.         dpram_addrb  <= 100;
    ; Q, p, {- x. ]( |  m5 Q
82.         dpram_dinb   <= 16'd2048;
    1 f( C, p, d4 F% s* T0 I" i
83. end
    
84. 
    9 C: F  j* v+ y* E8 l
85. endmodule
      n/ T& P% j4 y- x* z# V( P
86. 
    3 \$ t7 [, l" h1 \4 S4 j

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
# U% G' s4 e1 G- s; {这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

- L' M* S8 _* t4 n

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-16 09:55
' ?/ n8 t! P* k( U; k+ X% N5 q. _还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
0 r3 x( j6 D- w6 s6 r. H
9 [) h6 k% N% W& f8 Q0 t5 _