FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

6 m% {: z5 e7 o4 I: L% ^邮箱：604285180@qq.com

jj909305

楼主你好，这里你弄出来了吗？

水瓶

Lewis 发表于 2015-4-17 10:10
, x) v0 |) |4 M% ?EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

$ m. K! F* D8 c) X. e! o% I! P8 l我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
# {' P6 n+ W0 ~5 [4 E# Z8 U3 n0 a调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

* D" Y  m$ u4 L, @

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
; |6 e8 a: w5 W6 L ...

1. `timescale 1ns / 1ps
   / `) r7 d  \7 v1 K* A# D
2. module emif_test
   
3. (     
   # G1 P3 M8 V+ t  J6 E0 r
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   ; v4 O! r, r$ Y8 \* F
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   1 }% T% M8 C8 h2 V" s- c
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    5 t* r4 h) x$ B; a' _
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    6 \( ^( b) ~3 q' j9 J. h
15.         
    + ?' k# W8 R: \
16. /****************EMIF Interface****************/        
    * y/ x4 X! h7 Z( L- d, D9 P
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    8 s- A6 s/ M: o2 J' L
20. reg emifa_rnw_reg;     
    ; \4 {! t) G: Y2 s# F; E/ ^/ k
21. reg emifa_oe_n_reg;   
    ' U5 N; ~( r* v. n6 ?/ v
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    2 q9 f9 m! `5 I+ Z' n5 Y
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    # k. |7 z7 i" k9 n
27. reg [15:0] emifa_data_reg;
    5 K3 v" t" p  U. g3 v2 t4 @5 p3 X- o& s
28. 
    " c6 m2 p: c2 P2 n# X2 F
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    , i, B" y! j- p3 N6 N, Y1 e
31. //寄存器赋值
    . R: d  M+ h! C# z) R8 ~/ o
32. always@(posedge emif_clk)begin
      O! ?0 a# g) y: M
33.                 emifa_cs2_reg       <= emifa_cs2;
    ) d  q: e$ d0 S
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    2 p' f7 C8 b. X9 x" J" s: M
38.                 emifa_ba1_reg       <= emifa_ba1;
    ' X& \2 ~1 N  a# z2 T( S- B. \
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    - e' f" W* K; \0 A- m" a, N1 S! v
42. 
    7 u4 h+ x; |/ q: w$ [
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
    1 ~" a3 u. ~1 p9 C9 K
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    1 f" P1 s/ X# {
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    # d/ D# X5 A6 \! S0 G; c+ c+ G: _
54. wire  dpram_web;
    , y% I  o; {) V! h1 _
55. reg  [15:0]dpram_dinb;
    + C6 e' @0 J9 S! P( B
56. wire [15:0]dpram_doutb;
    4 Z+ G( x4 m3 r
57.    
    
58. //元件例化
    
59. dpram dpram_unit(
    / z) q( ~, M* F* j; X) N: V
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    : U) y6 O' G# P) D
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    ; n& O1 x/ G4 Y: C$ `
65.         //clkb                  => sys_clk,
    0 \, U: Q5 x" e0 t
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    / t+ O/ t2 w/ r1 Q5 }* P) I# w3 S
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    ; h. I' [- j& S7 a4 ^. ^, L7 Z- u$ L
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    % W4 E: i* M' i% d
71. 
    
72. always@(emif_clk)begin
    % t5 N9 t2 y  m0 E  e
73.                 dpram_wea             <= 0;
    ( L* U3 s1 @  w
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    : f( H# {+ C" G/ q! t/ Z8 U
75.                 dpram_dina            <= emifa_data_reg;
    4 d" c' N! T, U
76. end
    . t: w9 T0 I6 k+ X
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    9 s/ o8 j$ C2 m& a4 A7 A% g
80. begin
    
81.         dpram_addrb  <= 100;
    8 F" W0 M3 g6 b8 d0 L8 T' h8 n
82.         dpram_dinb   <= 16'd2048;
    
83. end
    & _5 h  ]1 B7 p  Z3 Q7 d
84. 
    - E/ x1 c- N% B
85. endmodule
    - R* {& }* [4 H) l4 a+ |) o8 }
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
* e. ^& Y2 a$ T# v* }0 C然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
5 c3 V$ D3 a; T7 x
# G0 @: ?  y% U5 o% X) S/ _  @7 _

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。