FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
9 ~) T+ T) M+ p$ R2 w- r& e

jj909305

楼主你好，这里你弄出来了吗？

水瓶

Lewis 发表于 2015-4-17 10:10
& g) ]) E7 e' ]/ K4 lEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
: c( I1 d4 ?9 O. e6 G ...

! J* u/ D# l% x0 p7 q. w我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
' t7 M9 G) m, `' c                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
2 v( o; V7 p2 L" uEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   ( w/ M! a& r7 [7 ]
3. (     
   4 n) J3 g1 U- m# d' R7 z; k, w5 p
4.    input clk,
   % K, J  A, f) K2 }  n: Z
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   1 `$ b& u4 R1 o: n8 I
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   6 z2 k. d; r: ]4 r/ E; F
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   - Y; I# I. m( l4 N; M
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    " B- d, N8 d0 m' q( d- p) P
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    , S* D; q4 M8 F& a% L' X: A
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    * q4 p- J$ K; X. N
13.         output    [15:0]emifa_data   // EMIF 数据总线
    7 R% W+ Y( m. q( l
14. );
    1 H; }' H0 ?$ S4 w
15.         
    " `  e& z5 \9 i" \( X9 Y2 l4 w- N. v
16. /****************EMIF Interface****************/        
    " O- u. U+ Q6 A! S  ^
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    3 ]$ u: G3 F, O. {; s! V/ \2 P% n& ~
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    " {9 X9 E! s& e: ^  }6 A0 Y: }
22. reg emifa_we_n_reg;   
    / P9 }3 t; c* @2 u: W
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    ' l/ W7 c) E% i, t& S9 `
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    + i) b0 e8 B  s. T/ W3 [1 U+ H
27. reg [15:0] emifa_data_reg;
    
28. 
    2 \0 W, l- a% g6 I+ H; p
29. //元件例化
    0 @4 r- w( {/ r9 I2 ]8 u  V4 s5 l
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    - |% F3 ~  S$ E  ]
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    / B; b* l- X& A  i5 ^8 Z/ t  f0 N
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    7 v1 k0 R- k/ m% }" s  j
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    ' v) a4 w! a3 S1 `$ l" [
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    1 }4 k) \4 H0 W, h
45. 
    
46. /****************Dual Port RAM****************/
    2 `1 w# r% F: R6 J% }$ J
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    " |: ~% H0 L8 I, F% a
51. wire [15:0]dpram_douta;           
    * ~5 k' _8 Q4 I5 G! @. y
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    " K+ J: k% D$ ?! {" j; d+ N4 w
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    " q/ c* {0 ~" X. A7 Y3 {1 O
56. wire [15:0]dpram_doutb;
    
57.    
    * l/ s1 |7 h- H1 n' `* g
58. //元件例化
    % h# I, A5 ^! `: r; Y
59. dpram dpram_unit(
    7 A/ K- j  {, o$ L3 x' B
60.   .clka(emif_clk), // input clka
    : N3 ?1 L2 f* G  m4 [
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    # o& Q! s3 \' ^- z+ X) U9 O5 j' c
63.   .dina(dpram_dina), // input [15 : 0] dina
    5 m; i7 W/ r& ?, G
64.   .douta(dpram_douta), // output [15 : 0] douta
    # m0 P+ O  Y! p5 f( v4 Z( P
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    ' }9 t' c+ V6 ~) S4 c0 a+ n
67.   .web(dpram_web), // input [0 : 0] web
    2 O7 e1 W; b0 o* ]. V; r  K# @/ a/ c& `
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    - C" C! v. N0 c" Q& V% Z
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    3 d( x/ V, M2 }5 @* K4 ~8 M
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    * u. d8 k( j6 O) {1 P
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    0 ^! Q1 Q+ W4 H/ @* l  d
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    4 h9 @2 k1 v% q
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    
85. endmodule
    % p& w* {& Y8 h- Q
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
: u& |( q8 ?- Y# w这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
, @% S, e  z& E- K' ~然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
; j3 I$ w! _; m% |" C- k' q$ T9 m5 N

水瓶

Lewis 发表于 2015-4-16 09:55
# A; O+ z; E% ^+ [3 I) R还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

7 p) L; f, C( G+ i( \+ b: PFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
( x; q3 `2 s4 V& T
  m2 h2 Y3 \/ {( b+ G6 \