FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

! b. O5 T: Q. w( i3 P' L) G邮箱：604285180@qq.com
' j. |' Y9 e/ F  J

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
" p8 j* q5 g. \6 L8 d

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
* F: @. N  K! P! J- @4 v还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

, M5 o4 }; A7 @+ @0 x! n2 c4 A* _3 hEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
. f$ W% u1 @6 }7 q" V! a

水瓶

Lewis 发表于 2015-4-17 10:10
; A/ c7 Q, J$ v& n8 b! OEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   4 l' N; c4 @4 A  O5 ^
4.    input clk,
   & O& G) I5 c( l: u0 r0 k4 H% k2 W
5.         input    emifa_clk,    // 时钟                        
   0 Q, @8 `/ ?) _! ^! O# k
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    ) ?; @: S5 Y2 N5 n6 |: K
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    ) G! \* F' ?6 Z0 A. F4 ]
14. );
    . v6 d) S9 D/ H2 q& O4 d8 ?
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    ; k! q* Q: r) j" d9 q! v
18. wire emif_clk;
    0 D) u- P% U5 k$ |2 E
19. reg emifa_cs2_reg;      
    , D0 M# [0 E- \2 \; W7 q
20. reg emifa_rnw_reg;     
    - _: e" w2 r/ h# F1 u( r
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    . J3 |7 d4 }- h& c* j* M1 {+ j
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    ! h& S6 V/ j; Z( U# N
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    9 @$ E) a; T8 w
33.                 emifa_cs2_reg       <= emifa_cs2;
    ! p$ P5 |; O$ i$ I1 M
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    8 U9 @/ }( A' P5 R$ f
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    # D6 C- B* ?% m9 M: @
38.                 emifa_ba1_reg       <= emifa_ba1;
    3 ], V. Z9 v# v- j7 U& }
39.                 emifa_addr_reg      <= emifa_addr;
    - G2 S0 u- G2 Q! a1 j7 v
40.                 emifa_data_reg      <= emifa_data;
    ( @% J9 J! Q& v1 j7 V( P
41. end
    1 z$ }/ _7 }% v/ {
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    / N5 G5 f- O) H) w/ \) a, y/ I
45. 
    8 _/ g$ w. C1 o' _
46. /****************Dual Port RAM****************/
    
47. //PORTA
    ( R5 t8 a3 Z: x1 ]
48. reg  [14:0]dpram_addra;      
    , e$ s0 f8 p) B- }/ H. m
49. reg  dpram_wea;         
    3 w! X1 \" @( f! b* Y5 j
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    7 P1 B: }) O# P7 G
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    . H" s2 q8 s: A/ S% m
56. wire [15:0]dpram_doutb;
    
57.    
    
58. //元件例化
    
59. dpram dpram_unit(
    9 ^- j! b  {, y' \& `- L
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    " E6 J7 o' p  d5 h7 c: u  i
62.   .addra(dpram_addra), // input [14 : 0] addra
    9 P6 \9 w4 ]6 _
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    # V) G$ u  V( H% m
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    7 ]- y4 D) ]- W& D0 r- [: X
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    / s! N2 G3 `) A- ]
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    
72. always@(emif_clk)begin
    6 Q/ T1 E, F3 ?* w
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    1 j- @8 \2 ^/ u3 i, D* s( e' d
75.                 dpram_dina            <= emifa_data_reg;
    ) p4 J) f) B* o$ b7 `
76. end
    ' J3 V& l4 l0 T
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    
80. begin
    , L; H# e7 L- g, ?: T
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    / Q, j/ s' ?; K8 r1 \2 T( u4 q
85. endmodule
    # \7 P* @: z) `: I4 m, O
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
% S+ _) I, S( ^. @6 q8 x5 Q这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

水瓶

Lewis 发表于 2015-4-17 10:10
( @4 U( u4 U6 k% [9 N+ J* NEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
# L( S7 ~0 j# X" h; S ...

$ ?5 T9 x8 a" T: S: n9 s我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

. N+ S$ x& p% L& o还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？