FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
, t; J, O; W0 @, \1 U; K

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
+ z" g8 r+ e, ~+ e
3 k9 E6 ^8 W, L2 `( @1 H2 N' E. _

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

% f/ _6 G" M7 }  P: tEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
) g) D- r7 Z; u! b1 w, L

水瓶

Lewis 发表于 2015-4-17 10:10
) ?, d9 n& [# A2 D; \. ^EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
% U( b$ D  S6 {/ T( E* \; L3 l ...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   * d+ B% M: q* t  C* `7 K6 {
4.    input clk,
   - x% u7 c: [8 J
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   9 d6 d# q; w8 |( h/ [; [
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   & P  G( I- s" t& \* g6 b9 A( x
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   ) F* U+ B$ w0 @3 k
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    " @) \* a: b) H* M, N- Y: X! C, w
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    . b5 T) }; G5 v# e
13.         output    [15:0]emifa_data   // EMIF 数据总线
    5 K3 M4 B2 e# L+ `0 V- ?8 s0 b( i
14. );
    / M2 h) a5 w; [) C# j
15.         
    
16. /****************EMIF Interface****************/        
    0 ^7 l$ e( b6 m% n
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    ) b  p) U, @. u
20. reg emifa_rnw_reg;     
    ' m5 O% X( K. |3 P7 G
21. reg emifa_oe_n_reg;   
    # W( P, E4 i7 g) s
22. reg emifa_we_n_reg;   
    ! N3 [6 s  D0 {' @1 A  Z
23. reg emifa_wait0_reg;   
    7 B  w2 j9 `; C& N3 K1 Z% T
24. reg emifa_wait1_reg;  
    + g1 D6 s3 U# ?* y% b& `7 q
25. reg emifa_ba1_reg;     
    ) @0 i( Y; F8 X  g4 y
26. reg [13:0] emifa_addr_reg;      
    2 `7 n/ [& O& i4 B, y8 c
27. reg [15:0] emifa_data_reg;
    ' B0 G) O) H0 O1 n3 H- b7 r
28. 
    $ Y% ^& r5 B: e9 R/ V" o6 i
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    # \( L. V* b4 o( I2 `
32. always@(posedge emif_clk)begin
    7 ^9 s+ _/ O% |, c" }
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    3 H" a- @; v+ g+ G; k$ o
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    1 d8 A3 ^5 K0 a' n, s: T  V  w
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    
45. 
    4 d: V3 N3 Y& e. F
46. /****************Dual Port RAM****************/
    
47. //PORTA
    9 z* J& N4 s# C7 H
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    / s; b& ~. ~! h, u
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    5 w. E! v" t* b2 Z( ^
54. wire  dpram_web;
    $ E" w( j; _& \5 r& d% ^- ^
55. reg  [15:0]dpram_dinb;
    ' i+ f! R7 v7 k, W
56. wire [15:0]dpram_doutb;
    $ @2 i; j5 Y8 t
57.    
    
58. //元件例化
    . B6 Z( S- l3 [( ?  Q$ _+ G7 i7 e
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    - a7 z) L& n3 r6 X) c
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    4 G$ Z  _  V/ J9 \, r5 o" d
63.   .dina(dpram_dina), // input [15 : 0] dina
    9 c5 a( Q' L, b, Y( R+ C
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    # m9 |" _* M+ i4 L
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    % a& z" r; N" q! ~9 F$ y6 u5 f
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    / }, D/ X/ v4 g) o
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    : [% q, e% b" _9 {: ?8 y! g- B
71. 
    7 x9 k- v# C6 M
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    5 v7 p, L7 w1 W1 @  q; q4 b* {
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    9 r3 j% g" |3 c* \
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    ( g. \- ~8 J2 v" y. N- `
79. always@( clk )
    . u/ S& Z" B6 K* |9 h9 X3 l/ S
80. begin
    5 l4 p, F0 }3 \0 \
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    " h9 x7 O% |& X8 k+ {  j# W
83. end
    
84. 
    # s9 H! e1 }( W- Z7 I
85. endmodule
    $ T5 I& d* D, o; W6 U
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
; I3 Z6 q" [- w2 i6 `% D这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
( A. Z: I5 [' g然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
4 p8 I0 M: r) K7 n; @

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

' z4 I, L) v2 J, l0 y. _我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
4 d! t. C1 o3 v ...

' j6 `& ^/ O% p4 ?2 ^! v还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？