FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

2 X% C, c# H9 f9 T4 ?邮箱：604285180@qq.com
8 a! \" Y+ k' j6 Z6 ?+ C+ J& ~# ?

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   3 r! L% k8 o" D& q6 |2 @: \
3. (     
   0 U$ H3 r8 M. C! \/ z: v7 `, Z0 p
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    " a, |1 R+ D7 H: M
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    5 \9 D# K% x5 g' L" {% e5 a
13.         output    [15:0]emifa_data   // EMIF 数据总线
    3 O$ r# {6 E. P' Z7 a
14. );
    , y2 w+ S( S$ P" n: z5 o
15.         
    # [3 Z1 I  [) H) J
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    ( v, r: O9 k% m# {* \
22. reg emifa_we_n_reg;   
    # {% x$ L# s1 _  Y
23. reg emifa_wait0_reg;   
    ! E$ h* R9 m4 Q: p
24. reg emifa_wait1_reg;  
    # X) C4 o6 v1 K9 S$ L! L* ^
25. reg emifa_ba1_reg;     
    3 O2 S2 e! z' x. K: E) m
26. reg [13:0] emifa_addr_reg;      
    * M" l1 O3 e% M4 O8 D
27. reg [15:0] emifa_data_reg;
    1 M1 J( K1 `6 u3 B
28. 
    & W  q: x  B3 [1 ]( k5 l
29. //元件例化
    % \) W' g$ [2 Q8 z2 A' x+ L
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    1 ^) p; @5 P  T7 x
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    * \7 U6 o3 a) L6 U
33.                 emifa_cs2_reg       <= emifa_cs2;
    2 w) }9 ]1 D  H8 A
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    & k+ ~' R# U3 O+ D
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    5 y7 {. |( p! Z1 T# k
40.                 emifa_data_reg      <= emifa_data;
    ) t2 I: H- I" g1 d5 s- O) M: a
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    8 V% E' o' P: V: j0 `+ I* r
44. assign emifa_data = dpram_douta;
    
45. 
    0 W$ P+ w: h9 Q8 L& y
46. /****************Dual Port RAM****************/
    
47. //PORTA
    , w# W  \, Z% u. O' P1 s# B5 ?
48. reg  [14:0]dpram_addra;      
    7 R; D; H0 x/ ~" i8 M, `; |% }
49. reg  dpram_wea;         
    ) z% H) S3 A# s/ v3 n5 w/ p( b
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    ' S' @6 b( G# }, |
52. //PORTB
    ) p. z4 V6 H: R  R+ ]
53. reg  [14:0]dpram_addrb;      
    4 {% `  Z* x* t* k
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    
57.    
      F+ t% D8 z2 ?2 |7 n3 @6 F
58. //元件例化
    
59. dpram dpram_unit(
    + b4 |' D9 M5 q) B( t
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    6 }* I2 Y2 e( T, Y! }5 x
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    & L$ `9 P1 Z" r. ~& n
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    # F  h! U" J- v3 ?. e& v7 r
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    % v: M  V# W( I
79. always@( clk )
    
80. begin
    
81.         dpram_addrb  <= 100;
    ; `$ f6 {" Y" m# v$ V
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    9 D9 a6 P% y8 Y" d
85. endmodule
    ( o( v5 t! i0 Y# D
86. 
    " N( u. w7 i1 h

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
( s+ O+ K* R" h2 q$ v' {这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
  S8 [$ g' B3 p: X; }0 k; g% H- `代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
9 H7 \# C! m& t

水瓶

Lewis 发表于 2015-4-17 10:10
# R- F# u$ k! m3 U4 v3 k; AEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
( q3 }% J* C$ H+ o调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
: V! \! i6 w! y& ?! { ...

- ?4 W2 @9 c% S3 b* L还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？