FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

, f- x1 x- y) A2 h: J邮箱：604285180@qq.com
- b, I: d9 T3 X/ c4 V& d

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
2 N: ]/ m/ V1 o. t* J& V3 e
  Y3 m, Y1 d% I9 x8 H  U

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
" ~9 R7 z- ?  p还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

8 M' f( w1 r8 M2 EEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-17 10:10
& A' S/ C4 f, I- ^+ N- p6 UEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   6 _) I( D; B& A0 S, y+ U
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
     C! O1 t* @; Z/ e! p$ {" T5 V9 m6 _
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   4 z  o* h) }) M5 ]! g. \! j
10.         inout    emifa_wait1,            
    & u% H! H2 l+ S+ b3 B4 {! b
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    0 \- {& M/ N* y
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    ) ?. x# t6 P6 |6 t! X
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    " m) r9 c" @0 \. x/ s
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    5 P% n+ S# |9 ^; J# s% {
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    6 F4 G# X3 {; m) P) S, ^( ^" a* \
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    2 }) {4 V7 W1 Z
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    4 F+ _; i& A. d: R. A  {! {
28. 
    ' P* ]( `: V# l& I9 S$ Y! I$ R
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    9 K. v' B9 A# V! B1 p: `  }' g' w. M
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    9 C5 {6 w& c8 b
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    $ U! N1 U  N& Q* U- w4 R
36.                 emifa_wait0_reg     <= emifa_wait0;
    # G# N" R/ h5 P# z5 V( a* H
37.                 emifa_wait1_reg     <= emifa_wait1;
    , Q8 P! Y, B  k/ i
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    ! d+ {5 f0 g0 [7 L" v. o# [: i+ n
44. assign emifa_data = dpram_douta;
    7 `. W( a9 T% U# N3 q0 H. p
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    5 H  S8 F0 z& F9 @/ c2 p/ L1 Y
48. reg  [14:0]dpram_addra;      
    % }: k5 X( W: _2 l/ F) e
49. reg  dpram_wea;         
    ; C4 j2 r) z) ^1 m$ J9 w: [: ?) P
50. reg  [15:0]dpram_dina;      
    " B: [0 _; [5 [% M& t7 l
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    : F0 `0 z3 v4 Q
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    # X, }$ |- \& S- @2 x  o
56. wire [15:0]dpram_doutb;
    
57.    
    ! h' l( l/ T" x: p1 F) Q; h
58. //元件例化
    
59. dpram dpram_unit(
    " ?1 p1 {# G$ B
60.   .clka(emif_clk), // input clka
    , O3 a0 @. @( z) k9 [
61.   .wea(dpram_wea), // input [0 : 0] wea
    & I: G- d: g$ l6 I7 q0 L
62.   .addra(dpram_addra), // input [14 : 0] addra
    / k2 Z+ l; y: ~; R' _# ?: H) Q
63.   .dina(dpram_dina), // input [15 : 0] dina
    + H8 c$ ^. J! B5 n  u/ w9 X! S
64.   .douta(dpram_douta), // output [15 : 0] douta
    " F) N8 u( ]7 K) ?& g* `
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    4 o; T/ X( _+ O
67.   .web(dpram_web), // input [0 : 0] web
    ' R) J- a0 \- I  u( @% L9 N
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    ' Q6 ^4 N; Q* p+ S1 n
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    : {" q; j0 _: F0 X6 v0 g; i" E
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    $ J: _8 w1 M  T! \- Y/ p' [* J8 A
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    $ ^+ d% N8 U/ k4 y; l; \) ~
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    6 o, j4 L9 ]! B8 O+ Z
77. assign dpram_web = 1'b1;
    
78. 
    # F' K" A% T4 M5 \+ C/ P0 O
79. always@( clk )
    
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    5 t6 b4 H6 i" Q* R% ~8 e4 r
83. end
    
84. 
    
85. endmodule
    
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
# }5 j8 W- l$ Y5 C- `; }这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

水瓶

Lewis 发表于 2015-4-17 10:10
, V/ i: r) L+ G$ u( tEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
* {% ]8 G0 U# j9 Q" V ...

% U* Q. j3 @- I+ v5 U/ A0 M我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

+ r, x% n: \2 b% y* s! `% }- ~* H& _还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？