FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

- E% R8 H/ Y7 i- W. q邮箱：604285180@qq.com

jj909305

楼主你好，这里你弄出来了吗？

水瓶

Lewis 发表于 2015-4-17 10:10
$ k; @2 @, Y6 |  ^EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

- `' Z) y6 b) R9 x! j还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

水瓶

Lewis 发表于 2015-4-17 10:10
* t9 F2 J. @* V; x; j/ N( z* DEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
0 m! {, Q: X8 n ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

, R/ z8 g7 d, w7 s, `. j, O  \7 [

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
9 C5 p9 m, A3 R5 O' V ...

1. `timescale 1ns / 1ps
   8 u+ b* T8 ^9 [, k) W4 u+ z
2. module emif_test
   
3. (     
   1 L7 j2 H# x- |2 H8 Q, f% ]& y
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   8 c) `8 w- m2 k/ Y2 l
9.         inout    emifa_wait0,    //等待输入引脚      
   ( v1 i" o# F9 o2 j. o
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    " q9 e: }& ]8 L& T
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    6 p- S, m: X2 ~
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    ) w3 Y' U/ p* L+ X8 D
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    & E! D' Q  r# W: g2 [. N, Y/ |$ N
23. reg emifa_wait0_reg;   
    * x6 `1 N- `% Q) U' }2 ?) y
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    ' S& l) ^8 \+ R/ j
28. 
    
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    6 Y* p9 O9 ^8 K+ F$ o' h
32. always@(posedge emif_clk)begin
    ' ~0 y+ B1 M  M6 {' e) W
33.                 emifa_cs2_reg       <= emifa_cs2;
    , c4 U& R# q0 j5 ~  M; K
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    ) n0 m  p4 @! M" q' ?% C
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    9 |% R) i+ v' B5 v4 }
37.                 emifa_wait1_reg     <= emifa_wait1;
    6 T% j) h* P3 a
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    , M. \' T3 L- ^- n
41. end
    ' B- x+ r' G' J2 n5 J# J& V( x
42. 
    5 c8 S% |7 z6 o- S
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    + x* h' M: l  W, Z9 a
45. 
      J2 d/ G- D% [" @8 T
46. /****************Dual Port RAM****************/
    ; }! p7 E# J+ M! _+ h
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    + E! x* h/ `/ }( G4 U. ~$ ^
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    . p* B5 Q* m3 Q( K+ |, E. [
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    $ k6 V/ j4 I. c, m" p: ?  X% {
57.    
    
58. //元件例化
    
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    ) z3 x4 |  r5 d% L
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    # O1 o1 |+ `6 X! ^6 W# |
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    # I" M  Y' E  [+ T
71. 
    7 k1 w; z+ ^' m5 N& d' `+ j
72. always@(emif_clk)begin
    1 p# }  A# ?  W
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    * h0 y: ]8 O% C" h6 ^
76. end
    + f7 m+ E/ O% P! \2 Q
77. assign dpram_web = 1'b1;
    3 M9 G: {; n6 D# ^
78. 
    
79. always@( clk )
    ) F2 ]9 t8 ~; V' Q" ?7 N
80. begin
    ( z% P8 q- P% K; q# U9 s" c/ W
81.         dpram_addrb  <= 100;
    - f* v# ]! f$ O8 L. N  y" @
82.         dpram_dinb   <= 16'd2048;
    2 q2 K  D" K- J* c8 r
83. end
    
84. 
    
85. endmodule
    
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
% g; _# i" a6 D8 `0 Q" ~* J9 E这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
0 {+ D$ ~+ d1 Z8 U+ i2 p  D) W代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
. @! t. Q/ P' s3 n& j9 D然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
" g4 U: K: M6 T1 r$ N1 V$ i

水瓶

Lewis 发表于 2015-4-16 09:55
5 O. {6 ~) X  e2 a) B9 v( G. ^还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

8 R" S; A* N( u; }, c4 V, }FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
% z  z: Y5 y: s! W9 c