FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

& L$ [9 p$ C  L" y4 i) X8 x邮箱：604285180@qq.com
7 S* X5 w) \( X. {6 C) {4 Q: o! ?

jj909305

楼主你好，这里你弄出来了吗？

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

+ n3 H3 G: K, t$ V4 @; i7 I* I还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
! V6 J& j% W7 S: p( J& J) I                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
6 G9 X# E+ Q1 L2 Z$ E0 R, j ...

1. `timescale 1ns / 1ps
   $ {' c! s+ R6 A+ K* }7 N- C1 U0 v
2. module emif_test
   
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   ) w; w1 J$ ^/ d0 ?8 u
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   3 F' r9 m) w: g# i4 p+ I
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    ' |, Q. w/ H  ^5 y
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    # i8 Z1 |6 A2 `5 @& }
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    * i; J* ^: n3 t! ?& k. {
13.         output    [15:0]emifa_data   // EMIF 数据总线
    * r% M; [8 Q2 g: ?' t* d- Q- _
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    ; H  V) h: N+ @5 }+ U1 u; k
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
      V2 K. X, Y0 \; V$ s* n
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    5 ^9 F+ R: `* A, z! F0 K5 E3 A
27. reg [15:0] emifa_data_reg;
    - P% X4 [0 c! U' V0 X3 h2 T, W. A
28. 
    
29. //元件例化
      C& I: B+ N. i" ]# Y
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    0 G3 N7 B; A) O! h5 o& c
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
      W4 @. g% J8 w2 ~: w
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    - y; ]/ T( q% Z  }" ^9 X; f
41. end
    
42. 
    ; N) k( J0 Y! }
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    9 ~7 y7 o/ V6 s, y
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    $ L) _8 j( S. P1 k2 ~% k9 x; v
49. reg  dpram_wea;         
    8 X" z6 A7 v6 {4 n$ c& Y8 B4 h
50. reg  [15:0]dpram_dina;      
    & P6 a7 [* P$ A7 y
51. wire [15:0]dpram_douta;           
    " q- q; n  V7 b2 g( ^2 E  Q
52. //PORTB
    ! Q$ A5 J4 J4 d: X4 C
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
      {7 u& b5 n3 K! Z
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    
57.    
      }6 L  p2 g/ T. M$ m
58. //元件例化
      v' R3 P; v: Q$ A1 }
59. dpram dpram_unit(
    2 n0 v  ~, G* S. T# p8 g* y$ L
60.   .clka(emif_clk), // input clka
    : ]; X) k3 ^  E
61.   .wea(dpram_wea), // input [0 : 0] wea
    % {1 d; A  L( U' }& ?2 S' h: h
62.   .addra(dpram_addra), // input [14 : 0] addra
    , g# i$ d& g/ Q- i0 h: [
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    % c) c1 c& B; F+ j' A7 B, p
66.   .clkb(clk), // input clkb
    ( F/ D1 }8 _! m. c2 U) {
67.   .web(dpram_web), // input [0 : 0] web
    , ?; F7 J6 \' b9 y/ z7 S' n
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
      ]' Y/ n7 {; t% q; @3 X5 P5 |
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    $ Q) `& P( s' _+ c! E
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    - x& q- {. C8 h! g
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    . M1 s. f* U  Q# w
76. end
    7 }0 Q( o0 P. g9 ~
77. assign dpram_web = 1'b1;
    + E7 Q9 G( [6 a3 E+ B
78. 
    
79. always@( clk )
    $ s0 R+ f6 {4 s; I, {# h
80. begin
    1 o5 X( m% H3 X  _4 c% P4 [
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    4 H* f5 ?6 ^+ J% Y7 Y- h
83. end
    
84. 
    
85. endmodule
    - K: r9 g" X3 ]/ q  E: X3 i
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
$ z- X" S; N. B6 A( \3 B, g这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
& l% l  o. N" o# W; ?/ A8 {! n1 P6 [然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
2 E' r/ l+ d* i$ b- N
" X/ n8 B6 O  P- N2 ^" M

Lewis

9 p1 V; \( J" i' HEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

  U+ @4 Z* e$ Y$ [, K1 e! T# eFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
, n' d0 I3 P9 ]' I